JP2012004169A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ボーイング形状に形成される深孔をストレート形状にする。
【解決手段】シリコン窒化膜４上に、不純物ドープした第１のシリコン酸化膜５と、不純物非ドープの第２のシリコン酸化膜６の積層構造の層間絶縁膜に、ドライエッチングによりボーイング形状の第１のホール８を形成し、熱リン酸を用いたウエットエッチングによりシリコン窒化膜４と第１のシリコン酸化膜５とを後退させてボーイング部の下部を拡幅した第２のホール９を形成する。
【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、特に深孔を形成する半導体装置の製造方法に関する。

近年のデバイスの微細化に伴い、セルあたりの容量（Ｃｓ）向上のため、キャパシタを構成するシリンダ（下部電極）高さは、１．５μｍ以上となり、シリンダの型材となる層間絶縁膜にシリンダホールをドライエッチングで開口する際、深さ方向でエッチング速度が異なるため、シリンダホール上部と、底部の径が狭まるボーイング形状（図１（ａ）参照）となることが知られている。特にアスペクト比（ホール高さと開口径の比）が１５以上となる場合に顕著となる。

しかし、ボーイング部より下では、径が次第に小さくなるテーパー形状となるために容量増加が見込めず、Ｃｓが低下する。また、このようなシリンダホールに形成される下部電極では、底部の接触面積減少による、高抵抗化といったデメリットが発生する。

ボーイング形状を解決する方法として、特許文献１のようにドライエッチングの条件にてボーイング形状を抑制する手段があり、ボーイングが発生する部分はデポジションの弱いエッチング条件（酸素を含むエッチャントガス）を用い、ホールの深い部分はデポジションの強い条件を用いた、エッチング条件をマルチステップ化してボーイングを抑制するものである。また、特許文献２のように、高アスペクト比のホールの加工方法について、シリコン酸化膜のドライエッチングでボーイングが発生しない深さで一旦止めて、シリコン酸化膜よりエッチング速度の遅い膜（例えば、シリコン窒化膜）を側壁保護膜と使用して、深いホールを形成する方法などがある。

特許文献１に開示されているように、深孔を形成するドライエッチング条件を細かく調整することによりボーイングを抑える方法では、実際には、深孔の内部でこれらの状態を制御するのは極めて困難で、深孔形成という本来の目的を達成できなくなる問題の発生が懸念される。特に、高アスペクト比の深孔ではエッチング深さが所望の深さまで達しない、いわゆるエッチストップという現象が発生する。

そこで、ボーイング自体を抑制するよりも、ボーイングの形成されたホールを図１（ｂ）のように、拡張することによりストレートな形状に近づけ、Ｃｓの向上を図ることが考えられる。

例えば、下層側にウエットエッチング速度の速い酸化膜と上層のウエットエッチング速度の遅い酸化膜との積層構造を用いて、まずドライエッチングにより上部径より下部径が狭いホールを形成した後、ウエットエッチングによりホール径の拡大を行うことで、下層側径を上層側径より拡大したシリンダホールを形成する方法が提案されている（特許文献３〜５）。

特開２００２−１１０６４７号公報 特開２００４−３３５５２６号公報 米国特許明細書第６，５４８，８５３号 特開２００８−１５９９８８号公報 特開２００８−１９８７１３号公報

ドライエッチングとウエットエッチングを組み合わせる方法では、ウエットエッチングにおいては概ね等方的にエッチングされるため、ドライエッチングの際のテーパー形状のホール形状がそのまま横方向に拡大され、積層構造の絶縁膜界面で段差が生じる。段差が大きくなると、ホール内に形成される下部電極にも段差が反映されて、リーク電流が大きくなることが特許文献４に開示されている。そのため、特許文献４では、従来のフッ酸を用いるウエットエッチングをさらに稀釈したフッ酸を用いるか、アンモニアと過酸化水素の混合液を用いる方法を採用している。段差の少ない拡幅を行おうとすると、開口径の最も狭いホール底部での拡幅量が十分に得られない場合がある。

通常、シリンダホールを形成する絶縁膜の下層には、コンタクトプラグやコンタクトプラグ上に形成したコンタクトパッドなどの導体層が形成されている。ドライエッチングによりこれら導体層がエッチングされることを避けるため、シリンダホールを形成する絶縁層（主にシリコン酸化膜）の下層、つまり、導体層の上層にエッチングストッパとなるシリコン窒化膜が形成される。

上記のシリンダホールを拡幅する方法は、シリコン酸化膜のエッチングに適したエッチング液を用いており、エッチングストッパとなるシリコン窒化膜はほとんどエッチングされない。そのため、最初にドライエッチングにより形成されるシリコン窒化膜の開口部は拡幅されず、ほぼそのままとなっており、キャパシタの下部電極と下層導体との接触面積は、シリコン酸化膜の拡幅量に関わらず、最初のドライエッチングにより決定されてしまう。もちろん、シリコン酸化膜のウエットエッチング後にシリコン窒化膜のウエットエッチングを行うことで接触面積を増加させることはできるが、ウエットエッチングのエッチング液を交換する場合には、前のエッチング液を除去するリンス工程が必要となる。ドライエッチングでは、ガス種の切り替えは同じ装置内で前のガス種をパージすればよいが、ウエットエッチングではエッチング槽自体が別槽であり、エッチング液の混入を避けるためにさらにリンスのための洗浄槽が必要となる。この結果、ウエットエッチングのエッチング液の切り替えは、ウエハの度重なる移動を伴うことから製造歩留まりを著しく低下させるという問題がある。

さらに従来のシリコン酸化膜のウエットエッチングはあまり拡幅したくない上層のシリコン酸化膜に対しても少なからず進行するため、特に径の小さいシリンダホールでは、下層の拡幅量と上層の拡幅量とを所期の設計値となるように制御することが困難である。

このように、シリンダ高が高くなるほど、シリンダホールのドライエッチング加工時のコントロールが困難となり、シリンダ高を高くすることによるＣｓ向上と、ドライエッチングによる形状改善の両立は、容易では無く、ウエットエッチングによる拡幅を組み合わせたとしても未だ十分とはいえなかった。

本発明者は、エッチングストッパとなるシリコン窒化膜のウエットエッチングとして多用されている熱リン酸について検討したところ、不純物ドープされていないシリコン酸化膜がほとんどエッチングされないのに対し、不純物ドープしたシリコン酸化膜、例えばＢＰＳＧ膜は、比較的エッチングされやすいことを見出した。さらに、シリコン窒化膜についても、成膜条件により熱リン酸によるエッチング速度が異なることを確認した。

すなわち、本発明の一実施形態になる半導体装置の製造方法は、
シリコン窒化膜上に、不純物ドープした第１のシリコン酸化膜と、不純物非ドープの第２のシリコン酸化膜の積層構造を形成する工程、
前記積層構造に、ドライエッチングにより少なくとも前記第１及び第２のシリコン酸化膜を貫通し、上部及び下部の径に対して中間部の径が大きい第１のホールを形成する工程、
熱リン酸を用いたウエットエッチングにより、前記第１のシリコン酸化膜とシリコン窒化膜とをエッチングし、前記中間部径と下部径とがほぼ同等の第２のホールを形成する工程、
とを備えることを特徴とする。

本発明によれば、シリコン窒化膜上に、不純物ドープした第１のシリコン酸化膜と、不純物非ドープの第２のシリコン酸化膜の積層構造により、ボーイング形状に第１のホールを形成した後、熱リン酸を用いるウエットエッチングを実施して、ホール側壁を直線的な形状に近づけた第２のホールとすることができる。

ボーイング形状のシリンダホール（ａ）と、ボーイング部下を拡幅したシリンダホール（ｂ）を示す概略図である。 本発明の一実施形態に係る半導体装置の製造方法を示す模式工程断面図である。 ホール形状の各部位を説明する概略図である。 本発明の他の実施形態に係る半導体装置の製造方法を示す模式工程断面図である。 本発明のキャパシタ製造への適用例を説明する模式工程断面図である。 本発明のキャパシタ製造への適用例を説明する模式工程断面図である。 本発明のキャパシタ製造への適用例を説明する模式工程断面図である。 本発明のキャパシタ製造への適用例を説明する模式工程断面図である。 本発明を適用して製造されたＤＲＡＭ装置の一例を示す模式断面図である。

まず、本発明者は、絶縁材料の熱リン酸でのエッチングレートについて検討した。ここでは、シリコン酸化膜及びシリコン窒化膜としてそれぞれ３種の材料を評価した。結果を表１に示す。

ここで、Ｔｈ−Ｏｘは熱酸化膜、Ｐ−ＳｉＯ_２はプラズマＣＶＤ法で形成されたシリコン酸化膜（ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として用いたプラズマＣＶＤ酸化膜：Ｐ−ＴＥＯＳ）、ＢＰＳＧ（Boro Phosphor Silicate Glass）はボロン及びリンをドープしたシリコン酸化膜を示し、ＬＰ−ＳｉＮは低圧プラズマＣＶＤ法で形成されたシリコン窒化膜、ＡＬＤ−ＳｉＮは原子層堆積法（Atomic Layer Deposition:ＡＬＤ）で形成されたシリコン窒化膜を示し、温度は成膜温度を示す。ＢＰＳＧは不純物であるボロン及びリンのドープ量が増加するほど、エッチングレートが高くなる。また、ＡＬＤ−ＳｉＮでは成膜温度が高いほどエッチングレートが低くなる。この結果、１３０℃熱リン酸によりＢＰＳＧとＡＬＤ−ＳｉＮ６３０℃ではほぼ同等のエッチングレートが得られることが分かる。

なお、上記は一例であって、熱リン酸の温度を変更することによってもエッチングレートは変わる。熱リン酸としては、３０℃以上であって、リン酸の沸点未満の温度範囲から選択されるが、シリコン窒化膜は１５０℃以上の熱リン酸には容易に溶解してしまうため、それよりも低い温度であることが好ましい。歩留まり等を考慮すると、５０℃以上１５０℃以下の温度範囲から選択されることが好ましい。なおここでいうリン酸とは、正リン酸（Ｈ_３ＰＯ_４）を意味し、通常８５％水溶液（濃リン酸水溶液）として供給されている。

上記の例では、不純物をドープしたシリコン酸化膜としてＢＰＳＧ膜を挙げているが、これに限定されず、リンドープしたＰＳＧ（Phosphor Silicate Glass）膜など、他の不純物ドープシリコン酸化膜であっても良い。

シリコン酸化膜のドライエッチングにおいて、ボーイングの発生する位置はドライエッチング条件により異なるが、概ね、開口部からホール深さの１／３程度の位置に発生することが多い。本発明では、このボーイングが発生する位置より下側となる下層のシリコン酸化膜として、不純物ドープシリコン酸化膜を用い、ボーイングが発生する位置より上層のシリコン酸化膜として不純物非ドープのシリコン酸化膜を用いる。

特に、本発明では、シリコン酸化膜の下層にエッチングストッパとして形成されるシリコン窒化膜についても開口幅を広げる点に特徴があり、シリコン窒化膜の熱リン酸によるエッチングレートと下層の不純物ドープシリコン酸化膜のエッチングレートが概ね同等となるようにエッチングする。

ここで、熱リン酸によるエッチングレートは、不純物ドープシリコン酸化膜の不純物濃度、熱リン酸処理回数（ライフ依存）・温度・時間、層間膜成膜後の熱処理温度・時間等で変化し、それらを適宜調整して、膜種間のエッチングレート調整を行う。

以下、シリンダホールの形成例について説明する。
図２は、本発明の一実施形態になる半導体装置の製造工程を説明するもので、層間絶縁膜１に下層導体としてコンタクトプラグ２と、コンタクトプラグ２上にコンタクトパッド３が形成されている。シリンダ層間膜として、ストッパーＳｉＮ膜４、下層の不純物ドープシリコン酸化膜としてＢＰＳＧ膜５、上層の不純物非ドープシリコン酸化膜としてＰ−ＴＥＯＳ膜６の積層膜を形成する。ここでは、ストッパーＳｉＮ膜４として、ＡＬＤ−ＳｉＮ６３０℃を０．１μｍ、ＢＰＳＧ膜５としてボロン（Ｂ）及びリン（Ｐ）濃度を７．０／３．５ｍｏｌ％に設定した膜を１．０μｍ、Ｐ−ＴＥＯＳ膜６を０．５μｍ厚に成膜し、合計１．６μｍのシリンダ層間膜を形成した。

シリンダ層間膜上にレジストにより開口径７０ｎｍのホールパターンを有するマスク７を形成する（図２（ａ）参照）。

次に、マスク７を用いてドライエッチングで、第１のシリンダホール８を開口する（図２（ｂ）参照）。この時、下層導体が熱リン酸でエッチングされる導電材料を使用する場合は、下層導体上が露出しないようにストッパーＳｉＮ膜４を残す。

熱リン酸を用いて、ＢＰＳＧ膜５、ストッパーＳｉＮ膜４を後退させ、下部径を拡幅した第２のシリンダホール９を形成する。この際の熱リン酸エッチングレート比は、ＢＰＳＧ：ＳｉＮ＝１：１相当に調整する（図２（ｃ）参照）。ドライエッチング時に下層導体上のストッパーＳｉＮ膜４を残している場合は、ＳｉＮ膜のエッチングレートが少し速めとなるように調整する。

このように、形成したシリンダホール内に常法に従って、シリンダ形状の下部電極、下部電極内壁に容量絶縁膜及び上部電極を形成し、キャパシタを形成した。

本実施形態の効果として、改善前後のシリンダー容量値を計算したところ、３ｆＦ／ｃｅｌｌ向上という効果を得ることができる。表２にその結果を示す。なお、表中の各記号：ＤＴ，ＤＭ，ＤＢ，Ｈ１およびＨ２は図３の概念図に示す通りである。

Ｐ−ＴＥＯＳ膜６は熱リン酸ではほとんどエッチングされず、ホール上部の径は改善前後でほぼ同等である。一方、ホール下部径はボーイング部からストレートに拡幅され、Ｃｓ向上が図れる。また、下部径、特にストッパーＳｉＮ膜４の開口径が広がることで、下層導体と下部電極の接触面積が増加し、抵抗低減が可能となる。

このように、シリンダー形成時のボーイング形状を、Ｐ−ＴＥＯＳ膜６／ＢＰＳＧ膜５／ＳｉＮ膜４の積層構造と熱リン酸ウエットエッチングの組み合わせで、シリンダー径拡大と、シリンダー底部の面積増加により、Ｃｓ向上と抵抗低下、両方の効果を得ることができる。

上記実施形態の第２のホール形状をさらに改善する例を、第２の実施形態例として示す。
第２の実施形態例では、ＢＰＳＧ膜５のＢ／Ｐ濃度に濃度勾配を設定し、Ｃｓを向上すると同時に、下部電極とプラグの接触面積を拡大し、接触抵抗を低減する例である。

（ａ） ＢＰＳＧ層濃度勾配設定の一例として、ストッパーＳｉＮ膜４の上に第１ＢＰＳＧ膜５ａ、第２ＢＰＳＧ膜５ｂのＢＰＳＧ２層化構造で成膜後、上層Ｐ−ＴＥＯＳ膜６を成膜し、レジストを塗布し、第１の実施形態例と同様にパターン化してマスク７を形成する（図４（ａ）参照）。

この際、第１ＢＰＳＧ膜５ａには、Ｂ／Ｐ＝１１．３／４．６ｍｏｌ％、第２ＢＰＳＧ膜５ｂには、Ｂ／Ｐ＝７．５／３．４ｍｏｌ％、として下層側の不純物濃度が高くなるように濃度勾配を設ける。

これは、後述の熱リン酸処理で、ターゲットのシリンダ径（８７ｎｍ）に近づけるためであり、Ｐ−ＴＥＯＳ膜６：第２ＢＰＳＧ膜５ｂ：第１ＢＰＳＧ膜５ａ：ストッパーＳｉＮ膜４のエッチング比を、０．０１〜０．１：０．５：１：１に設定する。これらのエッチング比は、第１ＢＰＳＧ膜５ａとストッパーＳｉＮ膜４を基準に設定する。

（ｂ） ドライエッチングで、ボーイング形状の第１のシリンダホール８を開口する（図４（ｂ）参照）。

（ｃ） 熱リン酸（３０℃以上）を用いて、第２ＢＰＳＧ膜５ｂ、第１ＢＰＳＧ膜５ａ及びストッパーＳｉＮ膜４を後退させ、下部径を拡幅した第２のシリンダホール９を形成する（図４（ｃ）参照）。
熱リン酸処理前後の各膜下部径を表３に示す。

表３から分かるように、ＢＰＳＧ濃度勾配により、第１の実施形態例よりも、より垂直に近いシリンダ形状を得ることが可能である。なお、本例では、不純物濃度の異なる二層の積層として説明しているが、積層数は二層に限定されるものではない。また、ＢＰＳＧ膜の成膜中に徐々に不純物濃度を変化させ、濃度勾配が膜厚方向に徐々に変化する一層の膜としても良い。

（適用例）
次に、本発明をＤＲＡＭのキャパシタ形成に適用した例を図５〜９を参照して説明する。

上記実施形態例では、キャパシタ下部電極の内壁を容量として使用する場合を説明したが、本適用例ではキャパシタ下部電極の外壁も容量として使用する場合を説明する。外壁も容量として使用するためには、下部電極形成後にシリンダホールを形成するシリンダ層間膜を除去する必要がある。その際、ウエットエッチング時の表面張力によって下部電極が倒壊する場合があり、それを防止するために下部電極上部を支える梁を形成する。

まず、図５に示すように、層間絶縁膜１１に下層導体としてコンタクトプラグ１２が形成され、コンタクトプラグ１２上にコンタクトパッド１３ａが形成されている。また、メモリセル領域と周辺回路領域との間に、後工程でキャパシタ下部電極外壁を露出するためにシリコン酸化膜を除去するウエットエッチング液の周辺回路領域への浸透を防止するガードリングを形成する。ガードリングを形成する部分には、ダミーパッド１３ｂを形成しておく。シリンダ層間膜として、ストッパーＳｉＮ膜１４、下層の不純物ドープシリコン酸化膜としてＢＰＳＧ膜１５、上層の不純物非ドープシリコン酸化膜としてＰ−ＴＥＯＳ膜１６の積層膜を、上記第１の実施形態例と同様に形成する。ＢＰＳＧ膜１５は、第２の実施形態例と同様に濃度勾配を持たせても良い。さらに、Ｐ−ＴＥＯＳ膜１６上に後工程のシリコン酸化膜除去の際にキャパシタ下部電極を支える梁となる絶縁膜１７をストッパーＳｉＮ膜１４と同様にＡＬＤ−ＳｉＮ６３０℃で形成する(図５（ａ）参照)。

次に、絶縁膜１７に後工程のシリコン酸化膜除去の際のエッチング液を絶縁膜１７の下層に浸透させる際の開口部を形成するため、絶縁膜１７上に第１レジストパターン１８を形成し（図５（ｂ）参照）、ドライエッチングにより絶縁膜１７に開口部１７Ａを形成する（図５（ｃ）参照）。

絶縁膜１７上にＰ−ＴＥＯＳ膜１９を形成した後、レジストによりホールパターンを有するマスク２０を形成する（図６（ｄ）参照）。

次に、マスク２０を用いてドライエッチングで、第１のシリンダホール２１ａを開口する（図６（ｅ）参照）。この時、第１のシリンダホール２１ａはボーイング形状に形成されるが、ガードリング部では溝パターン２１ｂが形成されるため、ボーイング形状とはなりにくく、ほぼ垂直なパターンに形成される。

熱リン酸を用いて、ＢＰＳＧ膜１５、ストッパーＳｉＮ膜１４を後退させ、下部径を拡幅した第２のシリンダホール２２ａ及び第２の溝パターン２２ｂを形成する。この際の熱リン酸エッチングレート比は、ＢＰＳＧ：ＳｉＮ＝１：１相当に調整する。また、この熱リン酸エッチングにより絶縁膜１７も後退する（図６（ｆ）参照）。

キャパシタ下部電極としてＴｉＮなどの導電膜２３ａを第２のシリンダホール２２ａの開口部を閉塞しない膜厚に形成する（図７（ｇ）参照）。続いて、導電膜２３ａをエッチバックするためのキャップ絶縁膜２４としてシリコン窒化膜を形成する。キャップ絶縁膜２４は、カバレッジ性が低いＣＶＤ法などで形成する（図７（ｈ）参照）。

次にドライエッチバックにより、キャップ絶縁膜２４、導電膜２３及びＰ−ＴＥＯＳ膜１９の一部又は全部を除去し、下部電極２３ｂおよびガードリング２３ｃを形成する。ここでは、Ｐ−ＴＥＯＳ膜１９の一部が絶縁膜１７上に残るようにエッチバックした（図７（ｉ）参照）。

フッ酸を含むエッチング液を用いて、シリコン酸化膜（Ｐ−ＴＥＯＳ膜１９、１６、ＢＰＳＧ膜１５）除去を行う（図８（ｊ）参照）。周辺回路領域のシリコン酸化膜は絶縁膜１７とガードリングとにより保護されており、除去されない。また、ストッパーＳｉＮ膜１４により下層の第１層間絶縁膜１１も保護される。

リンス処理後、下部電極２３ｂの内壁及び外壁に容量絶縁膜２５を形成し（図８（ｋ）参照）、さらに上部電極２６を形成することでキャパシタが完成する（図８（ｌ）参照）。その後、周辺回路領域上の上部電極２６、容量絶縁膜２５及び絶縁膜１７を除去し、上部電極２６と接続するコンタクト及び配線、周辺回路領域のトランジスタと接続するコンタクト及び配線の形成を行うことで、図９に示すような半導体装置が完成する。

図９に示す半導体装置は、シリコン等の半導体基板１０１に素子分離領域１０２で分離された活性領域が形成されており、図中左側がメモリセル領域を、右側が周辺回路領域を示す。

メモリセル領域には個々のメモリセルの構成要素でワード線となるゲートを備えたスイッチングトランジスタ１０６ａ及び１０７ａが形成されている。トランジスタ１０６ａ及び１０７ａは、半導体基板１０１の活性領域を掘り込み、ゲート絶縁膜（不図示）を介してゲート電極１１１ａとなるポリシリコン１１１ａ−１とタングステン１１１ａ−２を成膜した後、パターニングしたリセスゲート構造を有している。ゲート電極１１１ａは、ポリシリコン上にタングステンシリサイドを積層したポリサイド構造としても良い。トランジスタ１０６ａ及び１０７ａは、ソース１０９ａを共通としドレイン１０８ａを外側に配置したもので、トランジスタ１０６ａ及び１０７ａで一つのセル単位を構成している。ゲート電極１１１ａの上にはキャップ絶縁膜とサイドウォール絶縁膜としてのシリコン窒化膜１１２ａが形成され、シリコン酸化膜からなる第一の層間絶縁膜１１３で被覆されている。メモリセル領域のトランジスタでは、リーク電流の増大を抑えるために低濃度不純物拡散層をドレイン１０８ａおよびソース１０９ａとして用いる。

ドレイン１０８ａ及びソース１０９ａに接続するように第一の層間絶縁膜１１３の所定の領域にコンタクト孔を設け、エピタキシャル成長シリコン層１１４を形成した後、多結晶シリコン１１５で孔を充填して、ＣＭＰ法等で平坦化することで、セルコンタクトを形成する。その後、シリコン酸化膜により第二の層間絶縁膜１１６を成膜した後、ソース１０９ａに接続されるセルコンタクト上に開口部を形成してチタンと窒化チタンの積層膜からなるバリヤ層とタングステンからなる導電プラグを形成しビットコンタクト１１７を形成する。さらにビットコンタクト１１７上にはタングステンなどからなる金属材料でビット線１１８が形成されている。ビット線１１８はシリコン酸化膜からなる第三の層間絶縁膜１１９（層間絶縁膜１１）で被覆されている。

トランジスタのドレイン１０８ａに接続するように第二の層間絶縁膜１１６及び第三の層間絶縁膜１１９の所定の領域にコンタクト孔を設けた後、ポリシリコンで充填し、容量コンタクトプラグとなるシリコンプラグ１２０（コンタクトプラグ１２）が形成され、その上面にポリシリコンでコンタクトパッド１２１（コンタクトパッド１３）が形成されている。コンタクトパッド１２１上にストッパーＳｉＮ膜１４が形成される。

コンタクトパッド１２１（１３）に接続するようにキャパシタが形成される。キャパシタは図５〜図８の工程により形成される。

下部電極２３にはルテニウム（Ｒｕ）や窒化チタン（ＴｉＮ）などの金属若しくは金属化合物を用いる。容量絶縁膜２５には酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜、酸化タンタル膜、ストロンチウムチタン酸化膜（ＳＴＯ膜）などの単層若しくは積層膜を用いる。上部電極２６にはルテニウム、窒化チタン、タングステンなどからなる金属若しくは金属化合物の単層若しくは積層膜を用いる。下部電極２３の上部は絶縁膜１７で保持されている。キャパシタは、第四の層間絶縁膜１３２で被覆されている。

一方、周辺回路領域には周辺回路を構成するトランジスタがＬＤＤ構造のソース１０９ｂ、ドレイン１０８ｂ、ゲート電極１１１ｂ、ゲート電極をカバーするシリコン窒化膜１１２ｂを有する。ゲート電極１１１ｂは、メモリセル領域のゲート電極１１１ａと同層に形成されるが、ゲート電極１１１ｂは基板１０１の表面上に不図示のゲート絶縁膜を介してプレーナー型トランジスタを形成するように形成されている。ソース１０９ｂ又はドレイン１０８ｂに接続するように、第一の層間絶縁膜１１３の所定の領域にコンタクト孔が形成され、コンタクト孔の底部に露出したソース１０９ｂおよびドレイン１０８ｂの表面にチタンもしくはコバルトからなる金属シリサイド（不図示）を形成した後、コンタクト孔を窒化チタン及びタングステンで充填しコンタクトプラグ１２１が形成されている。さらに、窒化タングステン及びタングステンからなる第一の配線層１２２が形成されている。また、ゲート電極１１１ｂにはゲートコンタクト１２３および配線１２４がコンタクトプラグ１２１および第一の配線１２２と同様にして形成される。第一の配線層１２２の一部上には、ストッパーＳｉＮ膜１４、ＢＰＳＧ膜１５、Ｐ−ＴＥＯＳ膜１６及び第四の層間絶縁膜１３２を貫通してスルーホールが形成される。さらに、スルーホールを充填した窒化チタン及びタングステンからなるビアプラグ１２５に接続して窒化チタン、アルミニウム、窒化チタンからなる第二の配線層１２６が形成されている。また、メモリセル領域に設けられたキャパシタの上部電極２６は、一部の領域で周辺回路領域に引き出し配線として引き出され、第四の層間絶縁膜１３２の所定の領域に形成されたスルーホールを充填した窒化チタン及びタングステンからなるビアプラグ１３０を介して、同じく第二の配線層１３１に接続されている。以下、層間絶縁膜（１３３，１３４，１３５，１３６）の形成、コンタクト（１２８等）の形成、配線層（１２６，１２７，１２９等）の形成を必要に応じて繰り返し、図９に示すＤＲＡＭが構成される。

以上の説明では、キャパシタシリンダに特有のＣｓ向上を効果として掲げているが、本発明はこれに限定されず、下層導体との接触抵抗低減を図る必要のあるコンタクトホールなど、ドライエッチングでボーイング形状に形成されてしまうホール形成にも適用できるものである。

１ 層間絶縁膜
２ コンタクトプラグ
３ コンタクトパッド
４ ストッパーＳｉＮ膜
５ ＢＰＳＧ膜
５ａ 第１ＢＰＳＧ膜
５ｂ 第２ＢＰＳＧ膜
６ Ｐ−ＴＥＯＳ膜
７ マスク
８ 第１のホール（第１のシリンダホール）
９ 第２のホール（第２のシリンダホール）

Claims (9)

1. シリコン窒化膜上に、不純物ドープした第１のシリコン酸化膜と、不純物非ドープの第２のシリコン酸化膜の積層構造を形成する工程、
   前記積層構造に、ドライエッチングにより少なくとも前記第１及び第２のシリコン酸化膜を貫通し、上部及び下部の径に対して中間部の径が大きい第１のホールを形成する工程、
   熱リン酸を用いたウエットエッチングにより、前記第１のシリコン酸化膜とシリコン窒化膜とをエッチングし、前記中間部径と下部径とがほぼ同等の第２のホールを形成する工程、
   とを備えることを特徴とする半導体装置の製造方法。
2. 前記第１のシリコン酸化膜と第２のシリコン酸化膜との境界が、前記ドライエッチングにより形成される第１のホールの中間部径が最大となる近傍に配置される請求項１に記載の半導体装置の製造方法。
3. 前記第１のシリコン酸化膜は、シリコン窒化膜側に不純物濃度の高くなる濃度勾配を有する請求項１又は２に記載の半導体装置の製造方法。
4. 前記濃度勾配を有する第１のシリコン酸化膜は、不純物濃度の高いシリコン酸化膜と不純物濃度の低いシリコン酸化膜との積層膜である請求項３に記載の半導体装置の製造方法。
5. 前記第１のシリコン酸化膜は、ＢＰＳＧ膜である請求項１乃至４のいずれかに記載の半導体装置の製造方法。
6. 前記シリコン窒化膜は、原子層堆積法により形成された膜である請求項１乃至５のいずれかに記載の半導体装置の製造方法。
7. 前記シリコン窒化膜と、前記第１のシリコン酸化膜の該シリコン窒化膜と接する側の一部又は全部とのエッチングレートが１：１となるようにウエットエッチング条件を設定する請求項１乃至６のいずれかに記載の半導体装置の製造方法。
8. 前記第２のホールが、キャパシタの下部電極を形成する型材となるシリンダホールである請求項１乃至７のいずれかに記載の半導体装置の製造方法。
9. 前記シリンダホール内に、該シリンダホールの上部開口を閉塞しない膜厚でキャパシタ下部電極を形成する工程と、
   少なくとも前記下部電極の内壁に、容量絶縁膜および上部電極を積層する工程
   とを含む請求項８に記載の半導体装置の製造方法。