JP2002026145A - キャパシタ電極と接するプラグを有する半導体素子及びその製造方法 - Google Patents
キャパシタ電極と接するプラグを有する半導体素子及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【課題】 誘電膜と拡散バリア膜との接触を防止し得る
キャパシタ電極と接するプラグを有する半導体素子及び
その製造方法を提供する。 【解決手段】 半導体基板２０と、前記半導体基板上に
形成されたゲート電極と、前記半導体基板内に形成され
たソース／ドレイン接合と、前記半導体基板上部に形成
された層間絶縁膜２１、２２と、前記層間絶縁膜内に形
成され、拡散防止膜２３Ｃ及び酸化された後にも電流を
導通させることのできる導電膜２３Ｄからなるプラグ２
３と、前記導電膜に接する下部電極２７と、前記下部電
極上に形成された誘電膜２８と、前記誘電膜上に形成さ
れた上部電極２９とを有する。
キャパシタ電極と接するプラグを有する半導体素子及び
その製造方法を提供する。 【解決手段】 半導体基板２０と、前記半導体基板上に
形成されたゲート電極と、前記半導体基板内に形成され
たソース／ドレイン接合と、前記半導体基板上部に形成
された層間絶縁膜２１、２２と、前記層間絶縁膜内に形
成され、拡散防止膜２３Ｃ及び酸化された後にも電流を
導通させることのできる導電膜２３Ｄからなるプラグ２
３と、前記導電膜に接する下部電極２７と、前記下部電
極上に形成された誘電膜２８と、前記誘電膜上に形成さ
れた上部電極２９とを有する。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ素子
の製造方法に関し、特に、半導体メモリ素子のキャパシ
タ形成方法に関する。
の製造方法に関し、特に、半導体メモリ素子のキャパシ
タ形成方法に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルは、一つのト
ランジスタ及び１ビット（ｂｉｔ）のデータが電荷によ
り格納される一つのキャパシタからなる。キャパシタ
は、下部電極、誘電膜及び上部電極からなるが、このよ
うなキャパシタの一つの電極は、トランジスタのソース
／ドレイン接合に接続され、他の電極は基準電圧線に接
続される。
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルは、一つのト
ランジスタ及び１ビット（ｂｉｔ）のデータが電荷によ
り格納される一つのキャパシタからなる。キャパシタ
は、下部電極、誘電膜及び上部電極からなるが、このよ
うなキャパシタの一つの電極は、トランジスタのソース
／ドレイン接合に接続され、他の電極は基準電圧線に接
続される。
【０００３】コンピュータへの応用が進歩することに伴
って、メモリチップの高性能が求められることになっ
た。そして、メモリセルの大きさの減少によってより多
くのメモリセルを一つの集積素子に形成することができ
るようになった。キャパシタの静電容量は、電極の面積
と誘電膜の誘電率に比例する。メモリセルの面積が減少
することによって、キャパシタの静電容量は、減少する
傾向にあり、それによってメモリセルの機能の低下を引
き起こす。
って、メモリチップの高性能が求められることになっ
た。そして、メモリセルの大きさの減少によってより多
くのメモリセルを一つの集積素子に形成することができ
るようになった。キャパシタの静電容量は、電極の面積
と誘電膜の誘電率に比例する。メモリセルの面積が減少
することによって、キャパシタの静電容量は、減少する
傾向にあり、それによってメモリセルの機能の低下を引
き起こす。
【０００４】メモリセルの密度を増加させるために、ス
タック型キャパシタが提案された。スタック型キャパシ
タは、貯蔵電極をトランジスタ、ビットライン、ワード
ライン上部に形成することによって、各メモリセルの必
要面積を効果的に減少させることができる。キャパシタ
の下部電極とトランジスタのソース／ドレイン接合を接
続するために、プラグが用いられる。
タック型キャパシタが提案された。スタック型キャパシ
タは、貯蔵電極をトランジスタ、ビットライン、ワード
ライン上部に形成することによって、各メモリセルの必
要面積を効果的に減少させることができる。キャパシタ
の下部電極とトランジスタのソース／ドレイン接合を接
続するために、プラグが用いられる。
【０００５】図１乃至図３を参照しながら従来の技術に
かかる半導体メモリ素子のキャパシタ形成方法を説明す
る。図１に示すように、半導体基板１０、フィールド酸
化膜などの素子分離膜１１、そしてゲート絶縁膜１２、
ゲート電極１３、及びソース／ドレイン接合１４からな
るトランジスタ上部に層間絶縁膜１５を形成する。次い
で、層間絶縁膜１５内にプラグ１６を形成する。プラグ
１６はソースドレイン接合１４の中でいずれか一つを露
出させるコンタクト孔内に形成されたポリシリコン膜１
６Ａ、オーミックコンタクト層１６Ｂ及び拡散バリア膜
１６Ｃからなる。
かかる半導体メモリ素子のキャパシタ形成方法を説明す
る。図１に示すように、半導体基板１０、フィールド酸
化膜などの素子分離膜１１、そしてゲート絶縁膜１２、
ゲート電極１３、及びソース／ドレイン接合１４からな
るトランジスタ上部に層間絶縁膜１５を形成する。次い
で、層間絶縁膜１５内にプラグ１６を形成する。プラグ
１６はソースドレイン接合１４の中でいずれか一つを露
出させるコンタクト孔内に形成されたポリシリコン膜１
６Ａ、オーミックコンタクト層１６Ｂ及び拡散バリア膜
１６Ｃからなる。
【０００６】次に、図２に示すように、第１導電膜を蒸
着及びパターンニングして拡散バリア膜１６Ｃと接する
下部電極１７を形成する。この時、高集積素子製造過程
でよく発生するマスク誤整列によって、拡散バリア膜１
６Ｃが下部電極１７を形成する過程で露出されてしまう
ようなことが起こる。
着及びパターンニングして拡散バリア膜１６Ｃと接する
下部電極１７を形成する。この時、高集積素子製造過程
でよく発生するマスク誤整列によって、拡散バリア膜１
６Ｃが下部電極１７を形成する過程で露出されてしまう
ようなことが起こる。
【０００７】次に、図３に示すように、下部電極１７上
に誘電膜１８を形成し、誘電膜１８上に上部電極１９を
形成する。高集積素子の静電容量を増加させるために、
誘電膜１８は、ＢａＳｒＴｉＯ３（以下ＢＳＴという）
などのような高い誘電率を有する物質により形成する。
に誘電膜１８を形成し、誘電膜１８上に上部電極１９を
形成する。高集積素子の静電容量を増加させるために、
誘電膜１８は、ＢａＳｒＴｉＯ３（以下ＢＳＴという）
などのような高い誘電率を有する物質により形成する。
【０００８】上述した従来の方法によれば、露出された
拡散バリア膜１６Ｃは、誘電膜１８に接することとな
る。拡散バリア膜１６Ｃと誘電膜１８の接触によって、
いくつかの問題点が発生する。
拡散バリア膜１６Ｃは、誘電膜１８に接することとな
る。拡散バリア膜１６Ｃと誘電膜１８の接触によって、
いくつかの問題点が発生する。
【０００９】第１は、ＢＳＴなどのような誘電膜１８
は、高温の酸素雰囲気で形成されるため、誘電膜１８形
成過程で拡散バリア膜１６Ｃが酸化される。酸化された
拡散バリア膜１６Ｃ部分は、低い誘電率を有することと
なり、キャパシタの誘電膜としての役割をするが、それ
によってキャパシタの静電容量が減少される。
は、高温の酸素雰囲気で形成されるため、誘電膜１８形
成過程で拡散バリア膜１６Ｃが酸化される。酸化された
拡散バリア膜１６Ｃ部分は、低い誘電率を有することと
なり、キャパシタの誘電膜としての役割をするが、それ
によってキャパシタの静電容量が減少される。
【００１０】もう一つの問題点は、拡散バリア膜１６Ｃ
と誘電膜１８との間の仕事関数差が小さく、それにより
ショットキー障壁高さが低くなるために、漏れ電流が増
加するということである。
と誘電膜１８との間の仕事関数差が小さく、それにより
ショットキー障壁高さが低くなるために、漏れ電流が増
加するということである。
【００１１】
【発明が解決しようとする課題】そこで、本発明は、上
記のような従来の半導体メモリ素子における問題点に鑑
みてなされたものであって、その目的とするところは、
誘電膜と拡散バリア膜との接触を防止し得るキャパシタ
電極と接するプラグを有する半導体素子及びその製造方
法を提供することにある。
記のような従来の半導体メモリ素子における問題点に鑑
みてなされたものであって、その目的とするところは、
誘電膜と拡散バリア膜との接触を防止し得るキャパシタ
電極と接するプラグを有する半導体素子及びその製造方
法を提供することにある。
【００１２】また、本発明は、キャパシタの静電容量の
減少及び、漏れ電流の増加を防止し得るキャパシタ電極
と接するプラグを有する半導体素子及びその製造方法を
提供することに他の目的がある。
減少及び、漏れ電流の増加を防止し得るキャパシタ電極
と接するプラグを有する半導体素子及びその製造方法を
提供することに他の目的がある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
めになされた本発明によるキャパシタ電極と接するプラ
グを有する半導体素子は、半導体基板と、前記半導体基
板上に形成されたゲート電極と、前記半導体基板内に形
成されたソース／ドレイン接合と、前記半導体基板上部
に形成された層間絶縁膜と、前記層間絶縁膜内に形成さ
れ、拡散防止膜及び酸化された後にも電流を導通させる
ことのできる導電膜からなるプラグと、前記導電膜に接
する下部電極と、前記下部電極上に形成された誘電膜
と、前記誘電膜上に形成された上部電極とを有すること
を特徴とする。
めになされた本発明によるキャパシタ電極と接するプラ
グを有する半導体素子は、半導体基板と、前記半導体基
板上に形成されたゲート電極と、前記半導体基板内に形
成されたソース／ドレイン接合と、前記半導体基板上部
に形成された層間絶縁膜と、前記層間絶縁膜内に形成さ
れ、拡散防止膜及び酸化された後にも電流を導通させる
ことのできる導電膜からなるプラグと、前記導電膜に接
する下部電極と、前記下部電極上に形成された誘電膜
と、前記誘電膜上に形成された上部電極とを有すること
を特徴とする。
【００１４】また、上記の目的を達成するためになされ
た本発明によるキャパシタ電極と接するプラグを有する
半導体素子の製造方法は、半導体基板を用意するステッ
プと、前記半導体基板上にゲート電極を形成するステッ
プと、前記半導体基板内にソース／ドレイン接合を形成
するステップと、前記半導体基板上部に層間絶縁膜を形
成するステップと、コンタクト孔を形成するために、前
記層間絶縁膜をエッチングするステップと、プラグを形
成するために、前記コンタクト孔内に拡散防止膜及び酸
化された後にも電流を導通させることのできる導電膜を
形成するステップと、前記層間絶縁膜及び前記導電膜上
に犠牲膜を形成するステップと、前記犠牲膜をエッチン
グして前記導電膜を露出させる開口部を形成するステッ
プと、前記開口部内に下部電極を形成するステップと、
前記犠牲膜を除去するステップと、前記下部電極上に誘
電膜を形成するステップと、前記誘電膜上に上部電極を
形成するステップとを有することを特徴とする。
た本発明によるキャパシタ電極と接するプラグを有する
半導体素子の製造方法は、半導体基板を用意するステッ
プと、前記半導体基板上にゲート電極を形成するステッ
プと、前記半導体基板内にソース／ドレイン接合を形成
するステップと、前記半導体基板上部に層間絶縁膜を形
成するステップと、コンタクト孔を形成するために、前
記層間絶縁膜をエッチングするステップと、プラグを形
成するために、前記コンタクト孔内に拡散防止膜及び酸
化された後にも電流を導通させることのできる導電膜を
形成するステップと、前記層間絶縁膜及び前記導電膜上
に犠牲膜を形成するステップと、前記犠牲膜をエッチン
グして前記導電膜を露出させる開口部を形成するステッ
プと、前記開口部内に下部電極を形成するステップと、
前記犠牲膜を除去するステップと、前記下部電極上に誘
電膜を形成するステップと、前記誘電膜上に上部電極を
形成するステップとを有することを特徴とする。
【００１５】さらに、上記の目的を達成するためになさ
れた本発明によるキャパシタ電極と接するプラグを有す
る半導体素子の製造方法は、半導体基板を用意するステ
ップと、前記半導体基板上にゲート電極を形成するステ
ップと、前記半導体基板内にソース／ドレイン接合を形
成するステップと、前記半導体基板上部に層間絶縁膜を
形成するステップと、コンタクト孔を形成するために、
前記層間絶縁膜をエッチングするステップと、プラグを
形成するために、前記コンタクト孔内に拡散防止膜及び
酸化された後にも電流を導通させることのできる導電膜
を形成するステップと、前記層間絶縁膜及び前記導電膜
上にシード（ｓｅｅｄ）層を形成するステップと、前記
シード層上に接着層を形成するステップと、前記接着層
上に犠牲膜を形成するステップと、前記犠牲膜及び前記
接着層をエッチングして下部電極領域を定義する開口部
を形成するステップと、前記開口部内に下部電極を形成
するステップと、前記犠牲膜を除去するステップと、前
記接着層及び前記シード層を除去するステップと、前記
下部電極上に誘電膜を形成するステップと、前記誘電膜
上に上部電極を形成するステップとを有することを特徴
とする。
れた本発明によるキャパシタ電極と接するプラグを有す
る半導体素子の製造方法は、半導体基板を用意するステ
ップと、前記半導体基板上にゲート電極を形成するステ
ップと、前記半導体基板内にソース／ドレイン接合を形
成するステップと、前記半導体基板上部に層間絶縁膜を
形成するステップと、コンタクト孔を形成するために、
前記層間絶縁膜をエッチングするステップと、プラグを
形成するために、前記コンタクト孔内に拡散防止膜及び
酸化された後にも電流を導通させることのできる導電膜
を形成するステップと、前記層間絶縁膜及び前記導電膜
上にシード（ｓｅｅｄ）層を形成するステップと、前記
シード層上に接着層を形成するステップと、前記接着層
上に犠牲膜を形成するステップと、前記犠牲膜及び前記
接着層をエッチングして下部電極領域を定義する開口部
を形成するステップと、前記開口部内に下部電極を形成
するステップと、前記犠牲膜を除去するステップと、前
記接着層及び前記シード層を除去するステップと、前記
下部電極上に誘電膜を形成するステップと、前記誘電膜
上に上部電極を形成するステップとを有することを特徴
とする。
【００１６】
【発明の実施の形態】次に、本発明にかかるキャパシタ
電極と接するプラグを有する半導体素子及びその製造方
法の実施の形態の具体例を図面を参照しながら説明す
る。図４乃至図１２は本発明の一実施例にかかるキャパ
シタ電極と接するプラグを有する半導体素子の製造工程
の断面図である。
電極と接するプラグを有する半導体素子及びその製造方
法の実施の形態の具体例を図面を参照しながら説明す
る。図４乃至図１２は本発明の一実施例にかかるキャパ
シタ電極と接するプラグを有する半導体素子の製造工程
の断面図である。
【００１７】図４に示すように、フィールド酸化膜のよ
うな素子分離膜、そしてゲート絶縁膜、ゲート電極及び
ソース／ドレイン接合からなるトランジスタを有する所
定の下部構造（図示せず）の形成が完了した半導体基板
２０上に第１絶縁膜２１と第２絶縁膜２２とからなる層
間絶縁膜を形成する。第２絶縁膜２２は、第１絶縁膜２
１に対するエッチング選択比が優れた物質により形成す
る。本実施例では、酸化膜を３０００乃至８０００Å厚
さに蒸着して第１絶縁膜２１を形成し、シリコン窒化膜
を３００乃至１０００Å厚さに蒸着して第２絶縁膜２２
を形成する。
うな素子分離膜、そしてゲート絶縁膜、ゲート電極及び
ソース／ドレイン接合からなるトランジスタを有する所
定の下部構造（図示せず）の形成が完了した半導体基板
２０上に第１絶縁膜２１と第２絶縁膜２２とからなる層
間絶縁膜を形成する。第２絶縁膜２２は、第１絶縁膜２
１に対するエッチング選択比が優れた物質により形成す
る。本実施例では、酸化膜を３０００乃至８０００Å厚
さに蒸着して第１絶縁膜２１を形成し、シリコン窒化膜
を３００乃至１０００Å厚さに蒸着して第２絶縁膜２２
を形成する。
【００１８】図５に示すように、第２絶縁膜２２と第１
絶縁膜２１をエッチングして、半導体基板２０内に形成
されたソース／ドレイン接合を露出させるコンタクト孔
１００を形成した後、第２絶縁膜２２とコンタクト孔１
００内の半導体基板２０上にプラグ形成のためのポリシ
リコン膜２３Ａを５００乃至３０００Å厚さに蒸着し、
次に、第２絶縁膜２２上のポリシリコン膜２３Ａとコン
タクト孔１００内のポリシリコン膜２３Ａの一部を除去
するためにエッチング工程を実施する。このようなエッ
チングにより第２絶縁膜２２表面とポリシリコン膜２３
Ａ表面との高さの差２００を５００乃至１５００Åとす
る。
絶縁膜２１をエッチングして、半導体基板２０内に形成
されたソース／ドレイン接合を露出させるコンタクト孔
１００を形成した後、第２絶縁膜２２とコンタクト孔１
００内の半導体基板２０上にプラグ形成のためのポリシ
リコン膜２３Ａを５００乃至３０００Å厚さに蒸着し、
次に、第２絶縁膜２２上のポリシリコン膜２３Ａとコン
タクト孔１００内のポリシリコン膜２３Ａの一部を除去
するためにエッチング工程を実施する。このようなエッ
チングにより第２絶縁膜２２表面とポリシリコン膜２３
Ａ表面との高さの差２００を５００乃至１５００Åとす
る。
【００１９】図６に示すように、ポリシリコン膜２３Ａ
上にオーミックコンタクト層２３Ｂと拡散防止膜２３Ｃ
とを順に形成し、第２絶縁膜２２の表面が露出される時
まで化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎ
ｉｃａｌ ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰという）工
程を実施する。本実施例において、オーミックコンタク
ト層２３ＢはＴｉＳｉｘ層により形成し、拡散防止膜２
３Ｃは、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉ
Ｎ、ＴａＡｌＮ、ＩｒＯ２、またはＲｕＯ２のいずれか
により形成する。ＴｉＳｉｘ層は、Ｔｉ膜を蒸着し熱処
理工程を実施してＴｉ膜のＴｉ原子とポリシリコン膜２
３Ａ内のシリコン原子と反応させた後、第２絶縁膜２２
及びＴｉＳｉｘ層上に残留するＴｉ膜をウェットエッチ
ング工程により除去して形成する。
上にオーミックコンタクト層２３Ｂと拡散防止膜２３Ｃ
とを順に形成し、第２絶縁膜２２の表面が露出される時
まで化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎ
ｉｃａｌ ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰという）工
程を実施する。本実施例において、オーミックコンタク
ト層２３ＢはＴｉＳｉｘ層により形成し、拡散防止膜２
３Ｃは、ＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＳｉ
Ｎ、ＴａＡｌＮ、ＩｒＯ２、またはＲｕＯ２のいずれか
により形成する。ＴｉＳｉｘ層は、Ｔｉ膜を蒸着し熱処
理工程を実施してＴｉ膜のＴｉ原子とポリシリコン膜２
３Ａ内のシリコン原子と反応させた後、第２絶縁膜２２
及びＴｉＳｉｘ層上に残留するＴｉ膜をウェットエッチ
ング工程により除去して形成する。
【００２０】図７に示すように、Ｃｌ２及びＢＣｌ３を
含む混合ガスなどのような第２絶縁膜２２より拡散防止
膜２３Ｃに対して高いエッチング選択比を有するエッチ
ング剤を利用して拡散防止膜２３Ｃの一部をエッチング
する。
含む混合ガスなどのような第２絶縁膜２２より拡散防止
膜２３Ｃに対して高いエッチング選択比を有するエッチ
ング剤を利用して拡散防止膜２３Ｃの一部をエッチング
する。
【００２１】図８に示すように、第２絶縁膜２２と拡散
防止膜２３Ｃ上に導電膜２３Ｄを形成し、第２絶縁膜２
２が露出されるまで、全面エッチングまたはＣＭＰ工程
を実施する。これによりポリシリコン膜２３Ａ、オーミ
ックコンタクト層２３Ｂ、拡散防止膜２３Ｃ、及び導電
膜２３Ｄからなるプラグが完全に形成される。導電膜２
３Ｄは、酸化された後にも電流を導通させることのでき
る物質により形成する。
防止膜２３Ｃ上に導電膜２３Ｄを形成し、第２絶縁膜２
２が露出されるまで、全面エッチングまたはＣＭＰ工程
を実施する。これによりポリシリコン膜２３Ａ、オーミ
ックコンタクト層２３Ｂ、拡散防止膜２３Ｃ、及び導電
膜２３Ｄからなるプラグが完全に形成される。導電膜２
３Ｄは、酸化された後にも電流を導通させることのでき
る物質により形成する。
【００２２】本発明の実施例では、導電膜２３Ｄを形成
するために、化学気相蒸着法（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりＰｕ、Ｐｔまた
はＩｒを蒸着する。一方、導電膜２３Ｄをキャパシタの
下部電極を形成するためのシード層（ｓｅｅｄ ｌａｙ
ｅｒ）として使用するために、前記全面エッチングまた
はＣＭＰ工程を省略することができる。
するために、化学気相蒸着法（ｃｈｅｍｉｃａｌ ｖａ
ｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によりＰｕ、Ｐｔまた
はＩｒを蒸着する。一方、導電膜２３Ｄをキャパシタの
下部電極を形成するためのシード層（ｓｅｅｄ ｌａｙ
ｅｒ）として使用するために、前記全面エッチングまた
はＣＭＰ工程を省略することができる。
【００２３】また、ポリシリコン膜２３Ａ形成工程を省
略することもできる。この場合、プラグ２３はオーミッ
クコンタクト層２３Ｂ、拡散防止膜２３Ｃ及び導電膜２
３Ｄからなる。また、オーミックコンタクト層２３Ｂ形
成のための工程を省略することもできる。この場合、プ
ラグ２３は、ポリシリコン膜２３Ａ、拡散防止膜２３
Ｃ、及び導電膜２３Ｄからなる。したがって、プラグ２
３が拡散防止膜２３Ｃ及び導電膜２３Ｄによりなること
も可能である。
略することもできる。この場合、プラグ２３はオーミッ
クコンタクト層２３Ｂ、拡散防止膜２３Ｃ及び導電膜２
３Ｄからなる。また、オーミックコンタクト層２３Ｂ形
成のための工程を省略することもできる。この場合、プ
ラグ２３は、ポリシリコン膜２３Ａ、拡散防止膜２３
Ｃ、及び導電膜２３Ｄからなる。したがって、プラグ２
３が拡散防止膜２３Ｃ及び導電膜２３Ｄによりなること
も可能である。
【００２４】図９に示すように、導電膜２３Ｄ及び第２
絶縁膜２２上にシード層２４を形成し、その後、接着層
２５と犠牲膜２６をシード層２４上に順に形成する。本
実施例において、シード層２４は、ＰｔまたはＲｕを５
０乃至５００Å厚さに蒸着して形成し、接着膜２５は、
ＴｉＮ膜、ＴｉＡｌＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔ
ａＳｉＮ膜、Ａｌ２Ｏ３膜及びＴｉＯ２膜のいずれかの
内一つを５０乃至５００Åの厚さに蒸着して形成し、犠
牲膜２６は、５０００乃至１５０００Åの厚さの酸化膜
により形成する。一方、下部電極を形成する種々の方法
によって、シード層２４と接着層２５形成工程は省略す
ることができる。
絶縁膜２２上にシード層２４を形成し、その後、接着層
２５と犠牲膜２６をシード層２４上に順に形成する。本
実施例において、シード層２４は、ＰｔまたはＲｕを５
０乃至５００Å厚さに蒸着して形成し、接着膜２５は、
ＴｉＮ膜、ＴｉＡｌＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、Ｔ
ａＳｉＮ膜、Ａｌ２Ｏ３膜及びＴｉＯ２膜のいずれかの
内一つを５０乃至５００Åの厚さに蒸着して形成し、犠
牲膜２６は、５０００乃至１５０００Åの厚さの酸化膜
により形成する。一方、下部電極を形成する種々の方法
によって、シード層２４と接着層２５形成工程は省略す
ることができる。
【００２５】図１０に示すように、犠牲膜２６及び接着
層２６を選択的にエッチングしてシード層２４を露出さ
せる開口部３００を形成し、開口部内のシード層２４上
に下部電極２７を形成する。本実施例における下部電極
２７を形成するために、電気メッキ法により４０００乃
至１２０００Åの厚さのＰｔ膜を形成する。電気メッキ
のための電極には、直流（ＤＣ）または直流パルス形態
の電流を０．１〜２０ｍＡ／ｃｍ２の密度で印加する。
層２６を選択的にエッチングしてシード層２４を露出さ
せる開口部３００を形成し、開口部内のシード層２４上
に下部電極２７を形成する。本実施例における下部電極
２７を形成するために、電気メッキ法により４０００乃
至１２０００Åの厚さのＰｔ膜を形成する。電気メッキ
のための電極には、直流（ＤＣ）または直流パルス形態
の電流を０．１〜２０ｍＡ／ｃｍ２の密度で印加する。
【００２６】図１１に示すように、隣接する下部電極２
７を分離させるために、犠牲膜２６、接着層２５及びシ
ード層２４を除去する。犠牲膜２６と接着層２５は、ウ
ェットエッチングにより除去し、シード層２４は、ドラ
イエッチングにより除去する。また、接着層２５は、ド
ライエッチング方法により除去することもできる。
７を分離させるために、犠牲膜２６、接着層２５及びシ
ード層２４を除去する。犠牲膜２６と接着層２５は、ウ
ェットエッチングにより除去し、シード層２４は、ドラ
イエッチングにより除去する。また、接着層２５は、ド
ライエッチング方法により除去することもできる。
【００２７】上述した過程により、開口部３００形成過
程でマスクの誤整列が発生してもプラグ２３の拡散防止
膜２３Ｃは露出されない。すなわち、マスクの誤整列が
発生する場合、拡散防止膜２３Ｃを覆っている導電膜２
３Ｄが露出される。
程でマスクの誤整列が発生してもプラグ２３の拡散防止
膜２３Ｃは露出されない。すなわち、マスクの誤整列が
発生する場合、拡散防止膜２３Ｃを覆っている導電膜２
３Ｄが露出される。
【００２８】図１２に示すように、下部電極２７と第２
絶縁膜２２上に誘電膜２８を形成した後、誘電膜２８上
に上部電極２９を形成する。本実施例では、３５０乃至
６００℃の温度で１５０乃至５００Åの厚さのＢＳＴ膜
を蒸着して誘電膜２８を形成し、誘電膜２８の結晶化の
ための熱処理をＮ２ガス雰囲気で５００乃至７００℃の
温度で３０分乃至１８０分間実施する。そして、上部電
極２９は、酸化された後にも電流が導通することのでき
るＰｔ、ＲｕまたはＩｒなどのような物質により形成す
る。
絶縁膜２２上に誘電膜２８を形成した後、誘電膜２８上
に上部電極２９を形成する。本実施例では、３５０乃至
６００℃の温度で１５０乃至５００Åの厚さのＢＳＴ膜
を蒸着して誘電膜２８を形成し、誘電膜２８の結晶化の
ための熱処理をＮ２ガス雰囲気で５００乃至７００℃の
温度で３０分乃至１８０分間実施する。そして、上部電
極２９は、酸化された後にも電流が導通することのでき
るＰｔ、ＲｕまたはＩｒなどのような物質により形成す
る。
【００２９】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３０】
【発明の効果】上述したように、本発明のキャパシタ電
極と接するプラグを有する半導体素子は、導電膜を拡散
防止膜に形成することによって、次のようないくつかの
利点を得ることができる。第１に、誘電膜と拡散防止膜
との接触を防止することができる。
極と接するプラグを有する半導体素子は、導電膜を拡散
防止膜に形成することによって、次のようないくつかの
利点を得ることができる。第１に、誘電膜と拡散防止膜
との接触を防止することができる。
【００３１】第２に、漏れ電流を減少させることができ
る。
る。
【００３２】第３に、マスク誤整列が発生しても拡散防
止膜が露出されることを防止することができるので、高
温で誘電膜の結晶化のための熱処理を実施することがで
きる。
止膜が露出されることを防止することができるので、高
温で誘電膜の結晶化のための熱処理を実施することがで
きる。
【００３３】第４に、高集積メモリ素子でキャパシタの
高い静電容量を得ることができる。
高い静電容量を得ることができる。
【図１】従来の技術にかかる半導体メモリ素子の製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図２】従来の技術にかかる半導体メモリ素子の製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図３】従来の技術にかかる半導体メモリ素子の製造工
程を説明するための断面図である。
程を説明するための断面図である。
【図４】本発明の一実施例にかかるキャパシタ電極と接
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
【図５】本発明の一実施例にかかるキャパシタ電極と接
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
【図６】本発明の一実施例にかかるキャパシタ電極と接
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
【図７】本発明の一実施例にかかるキャパシタ電極と接
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
【図８】本発明の一実施例にかかるキャパシタ電極と接
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
【図９】本発明の一実施例にかかるキャパシタ電極と接
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
するプラグを有する半導体素子の製造工程を説明するた
めの断面図である。
【図１０】本発明の一実施例にかかるキャパシタ電極と
接するプラグを有する半導体素子の製造工程を説明する
ための断面図である。
接するプラグを有する半導体素子の製造工程を説明する
ための断面図である。
【図１１】本発明の一実施例にかかるキャパシタ電極と
接するプラグを有する半導体素子の製造工程を説明する
ための断面図である。
接するプラグを有する半導体素子の製造工程を説明する
ための断面図である。
【図１２】本発明の一実施例にかかるキャパシタ電極と
接するプラグを有する半導体素子の製造工程を説明する
ための断面図である。
接するプラグを有する半導体素子の製造工程を説明する
ための断面図である。
１０、２０ 半導体基板 １１ 素子分離膜 １２ ゲート絶縁膜 １３ ゲート電極 １４ ソース／ドレイン接合 １５ 層間絶縁膜 １６、２３ プラグ １６Ａ、２３Ａ ポリシリコン膜 １６Ｂ、２３Ｂ オーミックコンタクト層 １６Ｃ、２３Ｃ 拡散バリア膜 ２１ 第１絶縁膜 ２２ 第２絶縁膜 ２３Ｄ 導電膜 ２４ シード層 ２５ 接着層 ２６ 犠牲膜 １７、２７ 下部電極 １８、２８ 誘電膜 １９、２９ 上部電極 １００ コンタクト孔 ２００ 第２絶縁膜表面とポリシリコン膜表面
との高さの差 ３００ 開口部
との高さの差 ３００ 開口部
Claims (18)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成されたゲート電極と、 前記半導体基板内に形成されたソース／ドレイン接合
と、 前記半導体基板上部に形成された層間絶縁膜と、 前記層間絶縁膜内に形成され、拡散防止膜及び酸化され
た後にも電流を導通させることのできる導電膜からなる
プラグと、 前記導電膜に接する下部電極と、 前記下部電極上に形成された誘電膜と、 前記誘電膜上に形成された上部電極とを有することを特
徴とするキャパシタ電極と接するプラグを有する半導体
素子。 - 【請求項２】 前記導電膜は、Ｒｕ膜、Ｐｔ膜、及びＩ
ｒ膜の内のいずれか一つからなることを特徴とする請求
項１に記載のキャパシタ電極と接するプラグを有する半
導体素子。 - 【請求項３】 前記拡散防止膜は、ＴｉＮ膜、ＴｉＳｉ
Ｎ膜、ＴｉＡｌＮ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜、Ｉ
ｒＯ２膜、及びＲｕＯ２膜の内のいずれか一つからなる
ことを特徴とする請求項１に記載のキャパシタ電極と接
するプラグを有する半導体素子。 - 【請求項４】 前記拡散防止膜と前記半導体基板との間
にポリシリコン膜をさらに有することを特徴とする請求
項１に記載のキャパシタ電極と接するプラグを有する半
導体素子。 - 【請求項５】 前記拡散防止膜と前記半導体基板との間
にオーミックコンタクト（ｏｈｍｉｃ ｃｏｎｔａｃ
ｔ）層をさらに有することを特徴とする請求項１に記載
のキャパシタ電極と接するプラグを有する半導体素子。 - 【請求項６】 前記オーミックコンタクト層と前記半導
体基板との間にポリシリコン膜をさらに有することを特
徴とする請求項５に記載のキャパシタ電極と接するプラ
グを有する半導体素子。 - 【請求項７】 半導体基板を用意するステップと、 前記半導体基板上にゲート電極を形成するステップと、 前記半導体基板内にソース／ドレイン接合を形成するス
テップと、 前記半導体基板上部に層間絶縁膜を形成するステップ
と、 コンタクト孔を形成するために、前記層間絶縁膜をエッ
チングするステップと、 プラグを形成するために、前記コンタクト孔内に拡散防
止膜及び酸化された後にも電流を導通させることのでき
る導電膜を形成するステップと、 前記層間絶縁膜及び前記導電膜上に犠牲膜を形成するス
テップと、 前記犠牲膜をエッチングして前記導電膜を露出させる開
口部を形成するステップと、 前記開口部内に下部電極を形成するステップと、 前記犠牲膜を除去するステップと、 前記下部電極上に誘電膜を形成するステップと、 前記誘電膜上に上部電極を形成するステップとを有する
ことを特徴とするキャパシタ電極と接するプラグを有す
る半導体素子の製造方法。 - 【請求項８】 前記導電膜は、Ｒｕ、ＰｔまたはＩｒに
より形成することを特徴とする請求項７に記載のキャパ
シタ電極と接するプラグを有する半導体素子の製造方
法。 - 【請求項９】 前記下部電極を電気メッキ法により形成
することを特徴とする請求項７に記載のキャパシタ電極
と接するプラグを有する半導体素子の製造方法。 - 【請求項１０】 前記拡散防止膜をＴｉＮ、ＴｉＳｉ
Ｎ、ＴｉＡｌＮ、ＴａＳｉＮ、ＴａＡｌＮ、ＩｒＯ２、
またはＲｕＯ２により形成することを特徴とする請求項
７に記載のキャパシタ電極と接するプラグを有する半導
体素子の製造方法。 - 【請求項１１】 前記誘電膜をＢａＳｒＴｉＯ３膜によ
り形成し、前記上部電極をＰｔ膜、Ｒｕ膜またはＩｒ膜
により形成することを特徴とする請求項７に記載のキャ
パシタ電極と接するプラグを有する半導体素子の製造方
法。 - 【請求項１２】 半導体基板を用意するステップと、 前記半導体基板上にゲート電極を形成するステップと、 前記半導体基板内にソース／ドレイン接合を形成するス
テップと、 前記半導体基板上部に層間絶縁膜を形成するステップ
と、 コンタクト孔を形成するために、前記層間絶縁膜をエッ
チングするステップと、 プラグを形成するために、前記コンタクト孔内に拡散防
止膜及び酸化された後にも電流を導通させることのでき
る導電膜を形成するステップと、 前記層間絶縁膜及び前記導電膜上にシード（ｓｅｅｄ）
層を形成するステップと、 前記シード層上に接着層を形成するステップと、 前記接着層上に犠牲膜を形成するステップと、 前記犠牲膜及び前記接着層をエッチングして下部電極領
域を定義する開口部を形成するステップと、 前記開口部内に下部電極を形成するステップと、 前記犠牲膜を除去するステップと、 前記接着層及び前記シード層を除去するステップと、 前記下部電極上に誘電膜を形成するステップと、 前記誘電膜上に上部電極を形成するステップとを有する
ことを特徴とするキャパシタ電極と接するプラグを有す
る半導体素子の製造方法。 - 【請求項１３】 前記プラグを形成するために、前記拡
散防止膜及び前記導電膜を形成するステップは、 前記コンタクト孔内に前記拡散防止膜を形成するステッ
プと、 前記コンタクト孔内の前記拡散防止膜の一部を除去する
ためのエッチングを実施するステップと、 前記拡散防止膜上に導電膜を形成するステップとを有す
ることを特徴とする請求項１２に記載のキャパシタ電極
と接するプラグを有する半導体素子の製造方法。 - 【請求項１４】 前記下部電極を電気メッキ法により形
成することを特徴とする請求項１２に記載のキャパシタ
電極と接するプラグを有する半導体素子の製造方法。 - 【請求項１５】 前記導電膜をＲｕ、ＰｔまたはＩｒに
より形成し、 前記拡散防止膜をＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、Ｔ
ａＳｉＮ、ＴａＡｌＮ、ＩｒＯ２、またはＲｕＯ２によ
り形成することを特徴とする請求項１２に記載のキャパ
シタ電極と接するプラグを有する半導体素子の製造方
法。 - 【請求項１６】 前記層間絶縁膜を形成するために、シ
リコン酸化膜とシリコン窒化膜とを積層することを特徴
とする請求項１２に記載のキャパシタ電極と接するプラ
グを有する半導体素子の製造方法。 - 【請求項１７】 前記拡散防止膜をＣｌ２及びＢＣｌ３
を含む混合ガスによりエッチングすることを特徴とする
請求項１２または１５に記載のキャパシタ電極と接する
プラグを有する半導体素子の製造方法。 - 【請求項１８】 前記誘電膜をＢａＳｒＴｉＯ３膜によ
り形成し、前記上部電極をＰｔ膜、Ｒｕ膜、またはＩｒ
膜により形成することを特徴とする請求項１２に記載の
キャパシタ電極と接するプラグを有する半導体素子の製
造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2000/P33617 | 2000-06-19 | ||
| KR1020000033617A KR100612561B1 (ko) | 2000-06-19 | 2000-06-19 | 반도체 소자의 캐패시터 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=19672519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001177625A Expired - Fee Related JP4743371B2 (ja) | 2000-06-19 | 2001-06-12 | キャパシタ電極と接するプラグを有する半導体素子及びその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6461913B2 (ja) |
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