JPH1174487A

JPH1174487A - 半導体装置及びその製造方法

Info

Publication number: JPH1174487A
Application number: JP10179870A
Authority: JP
Inventors: Hideaki Yamauchi; 英彰山内
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-06-30
Filing date: 1998-06-26
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】バリア層堆積後の酸化性雰囲気中における処
理においてもバリア層の酸化を防止できる半導体装置及
びその製造方法を提供する。【解決手段】表面に絶縁領域と半導体領域とが表出し
た基板と、基板の表面のうち少なくとも半導体領域の表
面上に形成されたバリア層と、バリア層を覆うように、
基板上に形成された第１の層間絶縁膜と、第１の層間絶
縁膜を貫通し、バリア層の外周よりも内側に配置された
底面を有する第１のコンタクトホールと、第１のコンタ
クトホール内に埋め込まれた第１の導電性部材とを有す
る。バリア層が、半導体領域の組成物と第１の導電性部
材の組成物との相互拡散を防止し、かつ導電性を有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に半導体領域と配線との層間接続
部を有する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】シリコン酸化膜やシリコン酸化膜とシリ
コン窒化膜との積層膜を容量絶縁膜として用いるダイナ
ミックラム（ＤＲＡＭ）においては、電荷蓄積電極とし
てポリシリコンが用いられていた。また、（Ｂａ，Ｓ
ｒ）ＴｉＯ₃（以下、ＢＳＴと記す）等の高誘電体薄膜
を用いるＤＲＡＭや強誘電体薄膜を用いる不揮発性半導
体メモリにおいては、電荷蓄積電極として白金、ルテニ
ウム、イリジウム、及びこれらの合金や酸化膜等が用い
られている。

【０００３】電荷蓄積電極は、その下に配置された層間
絶縁膜のコンタクトホール内を埋め込む導電性部材（コ
ンタクトプラグ）を介して、シリコン基板表面のＭＯＳ
トランジスタのソースまたはドレイン領域に接続され
る。コンタクトプラグは、例えばポリシリコンにより形
成される。電荷蓄積電極とコンタクトプラグとの間に
は、両者の相互拡散を防止するためのバリア層が配置さ
れる。

【０００４】電荷蓄積電極として白金等を用いるのは、
過酷な酸化性雰囲気下で高誘電体膜や強誘電体膜を形成
する工程において、電荷蓄積電極が酸化されるのを防止
するため、あるいは酸化されても導電性を維持するため
である。

【０００５】

【発明が解決しようとする課題】バリア層の全表面が、
電荷蓄積電極により十分覆われている場合には、誘電体
膜の形成時にバリア層が酸化されることはない。しか
し、電荷蓄積電極のパターン形成工程において、バリア
層と電荷蓄積電極との相対的な位置ずれが生ずると、バ
リア層が露出したり、バリア層の被覆が不十分になる場
合がある。このような場合、誘電体膜の形成中にバリア
層が酸化されてしまう。

【０００６】コンタクトホールの底部にバリア層を堆積
することにより、バリア層の露出を解消できるが、底部
にのみバリア層を堆積することは困難である。底部と側
面部にバリア層を堆積する構成では、側面部に堆積した
バリア層の上端部が露出してしまう場合がある。

【０００７】本発明の目的は、バリア層堆積後の酸化性
雰囲気中における処理においてもバリア層の酸化を防止
できる半導体装置及びその製造方法を提供することであ
る。

【０００８】

【従来の技術】ＤＲＡＭ等の半導体メモリ素子と、マイ
クロプロセッサ等のロジック回路素子とを１チップ上に
混載したシステムＬＳＩが注目を集めている。システム
ＬＳＩにおいては、ＭＯＳトランジスタが形成されたシ
リコン基板上に、まずＤＲＡＭ等のメモリ素子を形成す
る。その後、メモリ素子が形成されている層よりも上層
に、ロジック回路を構成する配線を形成する。このよう
な構成とする主な理由は、以下のとおりである。

【０００９】ＤＲＡＭのキャパシタ形成工程は、８００
〜９００℃程度の熱処理工程を含む。ロジック回路を構
成する配線には、通常アルミニウムが用いられる。アル
ミニウム配線は、例えば４００℃以下の低温工程で形成
される。このため、メモリ素子を形成する工程とロジッ
ク回路を形成する工程との共通化が困難である。

【００１０】また、メモリ素子の電荷蓄積電極やコンタ
クトプラグ等は、耐熱性の要求から、通常ポリシリコン
で形成される。ビット線がキャパシタよりも下層に配置
されるキャパシタ・オーバ・ビットライン（ＣＯＢ）構
造を採用する場合には、ビット線をＷＳｉ等の融点の高
い材料で形成する。これに対し、ロジック回路の配線
は、信号伝搬遅延を少なくするために、低抵抗のアルミ
ニウムにより形成される。このように、メモリ素子とロ
ジック回路とでは、配線等の使用材料が異なるため、製
造工程を共通化することが困難である。

【００１１】

【発明が解決しようとする課題】メモリ素子とロジック
回路の配線とを異なる層に配置する場合には、露光マス
クをメモリ素子用とロジック回路用の各々に対して独立
に準備する必要がある。露光マスクの枚数が増加する
と、露光時の位置ずれが累積し、製品の歩留りの低下に
つながる。また、配線層及び層間絶縁膜の層数の増加
は、工程増に直結し、製造コストの上昇の要因になる。

【００１２】さらに、メモリ素子が配置されている層の
上にロジック回路の配線を配置すると、ロジック回路部
において、シリコン基板表面のＭＯＳトランジスタと配
線とを接続するため、コンタクトホールのアスペクト比
が大きくなり、コンタクトホールの埋め込みが困難にな
る。また、コンタクトホール内が十位分埋め込まれたと
しても、コンタクトプラグ自体の抵抗値が高くなってし
まう。

【００１３】本発明の他の目的は、工程増、及びロジッ
ク回路の配線抵抗の上昇を抑制することが可能なメモリ
素子とロジック回路とを混載した半導体装置及びその製
造方法を提供することである。

【００１４】

【課題を解決するための手段】本発明の一観点による
と、表面に絶縁領域と半導体領域とが表出した基板と、
前記基板の表面のうち少なくとも半導体領域の表面上に
形成されたバリア層と、前記バリア層を覆うように、前
記基板上に形成された第１の層間絶縁膜と、前記第１の
層間絶縁膜を貫通し、前記バリア層の外周よりも内側に
配置された底面を有する第１のコンタクトホールと、前
記第１のコンタクトホール内に埋め込まれた第１の導電
性部材とを有し、前記バリア層が、前記半導体領域の組
成物と前記第１の導電性部材の組成物との相互拡散を防
止し、かつ導電性を有する半導体装置が提供される。

【００１５】本発明の他の観点によると、表面に絶縁領
域と半導体領域とが表出した基板を準備する工程と、前
記基板の表面のうち、少なくとも半導体領域の表面を覆
う導電性のバリア層を形成する工程と、前記バリア層を
覆うように、前記基板の表面上に第１の層間絶縁膜を形
成する工程と、前記第１の層間絶縁膜に、前記バリア層
の上面の少なくとも一部の領域を露出させる第１のコン
タクトホールを形成する工程と、前記第１のコンタクト
ホール内に埋め込まれた第１の導電性部材を形成する工
程とを含み、前記バリア層が、前記半導体領域の組成物
と前記第１の導電性部材の組成物との相互拡散を防止す
る材料で形成されている半導体装置の製造方法が提供さ
れる。

【００１６】バリア層が、基板の半導体領域中の組成物
と第１の導電性部材の組成物との相互拡散及び固相反応
を防止するため、両者間の安定な電気的接続を得ること
ができる。また、バリア層が、第１の層間絶縁膜の上面
に露出しない。このため、第１の層間絶縁膜堆積後にそ
の表面を酸化性雰囲気中で処理しても、バリア層が酸化
されることを防止できる。

【００１７】本発明の他の観点によると、メモリ素子が
配置されるメモリ領域と、ロジック回路素子が配置され
るロジック領域とが表面内に画定された半導体基板と、
前記半導体基板のメモリ領域内に形成された第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタのド
レイン領域の表面を覆うバリア層と、前記半導体基板の
ロジック領域内に形成された第２のＭＯＳトランジスタ
と、前記半導体基板のロジック領域内に形成された導電
性領域と、前記第２のＭＯＳトランジスタのソース若し
くはドレイン領域と前記導電性領域とを接続する局所配
線と、前記バリア層と前記局所配線とを覆うように、前
記半導体基板の上に形成された層間絶縁膜と、前記層間
絶縁膜を貫通し、前記バリア層の外周よりも内側に配置
された底面を有するコンタクトホールと、前記コンタク
トホール内に埋め込まれた導電性部材と、前記層間絶縁
膜の上に形成され、前記導電性部材に接続された電荷蓄
積電極と、前記電荷蓄積電極の表面を覆い、誘電体材料
により形成された容量絶縁膜と、前記容量絶縁膜を介し
て前記電荷蓄積電極に対向するように配置され、前記電
荷蓄積電極とともにキャパシタを構成するプレート電極
とを有する半導体装置が提供される。

【００１８】バリア層と局所配線とを同時に形成するこ
とができる。両者を同時に形成することにより、工程数
を削減することが可能になる。

【００１９】本発明の他の観点によると、メモリ素子が
配置されるメモリ領域と、ロジック回路素子が配置され
るロジック領域とが表面内に画定された半導体基板と、
前記半導体基板のメモリ領域内に形成された第１のＭＯ
Ｓトランジスタと、前記半導体基板のロジック領域内に
形成された第２のＭＯＳトランジスタと、前記半導体基
板のロジック領域内に形成された導電性領域と、前記第
１及び第２のＭＯＳトランジスタ、及び前記導電性領域
を覆うように、前記半導体基板の上に形成された下層層
間絶縁膜と、前記下層層間絶縁膜を貫通し、前記第１の
ＭＯＳトランジスタのドレイン領域の表面の少なくとも
一部の領域を底面とする第１のコンタクトホールと、前
記第１のコンタクトホール内に埋め込まれた第１の導電
性部材と、前記下層層間絶縁膜を貫通し、前記第２のＭ
ＯＳトランジスタのソース若しくはドレイン領域の表面
の少なくとも一部の領域を底面とする第２のコンタクト
ホールと、前記第２のコンタクトホール内に埋め込まれ
た第２の導電性部材と、前記下層層間絶縁膜を貫通し、
前記導電性領域の表面の少なくとも一部の領域を底面と
する第３のコンタクトホールと、前記第３のコンタクト
ホール内に埋め込まれた第３の導電性部材と、前記下層
層間絶縁膜の上に形成され、前記第１の導電性部材の上
面を覆うバリア層と、前記下層層間絶縁膜の上に形成さ
れ、前記第２の導電性部材の上面若しくは前記第３の導
電性部材の上面に接続された第１の配線と、前記バリア
層及び前記第１の配線を覆うように、前記下層層間絶縁
膜の上に形成された上層層間絶縁膜と、前記上層層間絶
縁膜を貫通し、前記バリア層の外周よりも内側に配置さ
れた底面を有する第４のコンタクトホールと、前記第４
のコンタクトホール内に埋め込まれた第４の導電性部材
と、前記上層層間絶縁膜を貫通し、前記第１の配線の表
面の一部の領域を底面とする第５のコンタクトホール
と、前記第５のコンタクトホール内に埋め込まれた第５
の導電性部材と、前記上層層間絶縁膜の上に形成され、
前記第４の導電性部材に接続された電荷蓄積電極と、前
記電荷蓄積電極の表面を覆い、誘電体材料により形成さ
れた容量絶縁膜と、前記容量絶縁膜を介して前記電荷蓄
積電極に対向するように形成され、前記電荷蓄積電極と
ともにキャパシタを構成するプレート電極と、前記上層
層間絶縁膜の上に形成され、前記第５の導電性部材に接
続された第２の配線とを有する半導体装置が提供され
る。

【００２０】ロジック領域内において、プレート電極よ
りも下の層に第１の配線が配置されている。第１の配線
がプレート電極よりの上の層に配置されている場合に比
べて、第２及び第３のコンタクトホールのアスペクト比
を小さくすることができる。

【００２１】

【発明の実施の形態】ＤＲＡＭのメモリセルを例に、本
発明の実施例を説明する。

【００２２】図１は、本発明の第１の実施例によるＤＲ
ＡＭの１つのメモリセルの断面図を示す。シリコン基板
１の表面にＬＯＣＯＳ（局所酸化）法によりフィールド
酸化膜２が形成されている。フィールド酸化膜２により
周囲を画定され、シリコン表面が表出した活性領域に、
ＭＯＳトランジスタ３が形成されている。ＭＯＳトラン
ジスタ３は、シリコン表面上にゲート酸化膜３Ｉを介し
て形成されたゲート電極３Ｇ、ゲート電極３Ｇの両側の
シリコン表面層にそれぞれ画定されたソース領域３Ｓ及
びドレイン領域３Ｄを含んで構成される。ゲート電極３
Ｇは、例えばポリシリコンで形成されるか、またはポリ
シリコンと金属シリサイドとの積層構造（ポリサイド構
造）を有する。ゲート電極３Ｇの上面は上部絶縁膜４で
覆われ、側面はサイドウォール絶縁膜５で覆われてい
る。なお、以降の図面では、ソース領域及びドレイン領
域の明示を省略している。

【００２３】フィールド酸化膜２の上に、図１には現れ
ない他のメモリセルを制御するためのワード線１０が形
成されている。ワード線１０の上面及び側面は、それぞ
れゲート電極３Ｇと同様に上部絶縁膜１１及びサイドウ
ォール絶縁膜１２により覆われている。ワード線１０
は、例えばゲート電極３Ｇの形成と同時に形成される。
すなわち、ワード線１０は、ポリシリコンにより形成さ
れるか、またはポリサイド構造を有する。

【００２４】ドレイン領域３Ｄの表面をバリア層１５が
覆っている。バリア層１５は、ゲート電極３Ｇの上面の
一部の領域上、及びワード線１０の上面の一部の領域上
まで延在している。バリア層１５とゲート電極３Ｇと
は、上部絶縁膜４及びサイドウォール絶縁膜５により電
気的に絶縁され、バリア層１５とワード線１０とは、上
部絶縁膜１１とサイドウォール絶縁膜１２により電気的
に絶縁されている。

【００２５】バリア層１５を覆うように基板表面上に層
間絶縁膜１６が形成されている。層間絶縁膜１６は、例
えばＳｉＯ₂、フォスフォシリケートガラス（ＰＳ
Ｇ）、ボロフォスフォシリケートガラス（ＢＰＳＧ）、
スピンオングラス法により塗布した絶縁材料、またはこ
れらの積層構造により形成される。層間絶縁膜１６に
は、バリア層１５の外周よりも内側に配置された仮想閉
曲線に囲まれた領域を底面とするコンタクトホール１７
が形成されている。コンタクトホール１７の内部は、導
電性部材１８により埋め込まれている。

【００２６】導電性部材１８の上面に接するように、電
荷蓄積電極２０が形成されている。電荷蓄積電極２０の
表面及び層間絶縁膜１６の上面を覆うように、誘電体材
料からなる容量絶縁膜２１が形成されている。容量絶縁
膜２１の上には、プレート電極２２が配置されている。
導電性部材１８、電荷蓄積電極２０、及びプレート電極
２２は、例えばルテニウム等の耐酸化性物質により形成
される。容量絶縁膜２１は、ＢＳＴにより形成される。

【００２７】ゲート電極３Ｇは、紙面に垂直な方向に延
在するワード線を兼ねている。ソース領域３Ｓは、図１
に示す断面以外の断面において図の横方向に延在するビ
ット線に接続されている。なお、ビット線を含む構成例
については後に図１４等を参照して説明する。なお、ビ
ット線のプリチャージレベルや極性によっては、ソース
領域３Ｓとドレイン領域３Ｄの表記を入れ換えた方が適
切な場合もある。本明細書では、メモリセルのＭＯＳト
ランジスタのビット線に接続される不純物拡散領域をソ
ース領域と表記し、キャパシタに接続される不純物拡散
領域をドレインと表記する。

【００２８】バリア層１５は、シリコン基板１内のシリ
コン原子と導電性部材１８内のルテニウム原子との相互
拡散や固相反応を防止する。このようにして、シリコン
と金属間との電気的接続の信頼性を高めることができ
る。また、容量絶縁膜２１の堆積時には、バリア層１５
は層間絶縁膜１６及び導電性部材１８により覆われてい
る。バリア層１５が容量絶縁膜２１の堆積中の酸化性雰
囲気に直接晒されないため、バリア層１５の酸化による
導通不良を防止することができる。さらに、コンタクト
ホール１７内を単一の材料で埋め込むため、複数層を堆
積する場合に比べて製造工程上有利である。

【００２９】次に、図２Ａ〜２Ｃ、３Ａ及び３Ｂを参照
して、図１に示すメモリセルの作製方法について説明す
る。

【００３０】まず、図２Ａまでの工程について説明す
る。シリコン基板１の表面をＬＯＣＯＳ法により局所酸
化し、フィールド酸化膜２を形成する。フィールド酸化
膜２に囲まれた活性領域が画定される。この活性領域の
表面を熱酸化して、例えば厚さ１０ｎｍのＳｉＯ₂膜を
形成する。このシリコン酸化膜表面を含む基板全面に、
例えばＳｉＨ₄を用いた化学気相堆積（ＣＶＤ）によ
り、厚さ２００ｎｍのポリシリコン膜を堆積する。この
ポリシリコン膜に不純物を添加し、導電性を付与する。
なお、ＷＦ₆とＳｉＨ₄を用いたＣＶＤにより、ポリシ
リコン膜上にＷＳｉ膜を積層してもよい。

【００３１】ポリシリコン膜上に、例えばＣＶＤにより
ＳｉＯ₂膜を堆積する。ポリシリコン膜上のＳｉＯ₂膜
をパターニングし、ゲート電極に対応した上部絶縁膜４
とワード線に対応した上部絶縁膜１１を残す。上部絶縁
膜４及び１１をマスクとしてポリシリコン膜を部分的に
エッチングし、上部絶縁膜４の下にゲート電極３Ｇを残
し、上部絶縁膜１１の下にワード線１０を残す。

【００３２】ゲート電極３Ｇの側面上にサイドウォール
絶縁膜５を形成し、ワード線１０の側面上にサイドウォ
ール絶縁膜１２を形成する。サイドウォール絶縁膜５及
び１２の形成は、例えばＣＶＤにより基板全面に等方的
にＳｉＯ₂膜あるいはＳｉＮ膜を堆積した後、反応性イ
オンエッチング（ＲＩＥ）による異方性エッチングを行
って、平坦面上のＳｉＯ₂膜あるいはＳｉＮ膜のみを除
去することにより行う。このとき、ゲート電極３Ｇの両
側に、シリコン基板１の表面が露出する。シリコンの露
出した領域の表面層が、ＭＯＳトランジスタ３のソース
領域３Ｓ及びドレイン領域３Ｄとなる。なお、イオン注
入や不純物拡散等の手法により、ゲート、ソース及びド
レインの導電型制御を必要に応じて行う。

【００３３】基板全面に、厚さ５０ｎｍのＴｉＮ膜を堆
積する。ＴｉＮ膜の堆積は、ターゲットとしてＴｉを用
い、ＡｒガスとＮ₂ガスを用いた反応性スパッタリング
により行う。このＴｉＮ膜をパターニングし、バリア層
１５を残す。バリア層１５は、ドレイン領域３Ｄの表面
からゲート電極３Ｇの上面の一部の領域まで、及びドレ
イン領域３Ｄの表面からワード線１０の上面の一部の領
域までを連続的に覆う。なお、ＴｉＮ膜を原料ガスとし
てＴｉＣｌ₄やＴｉ〔Ｎ（ＣＨ₃）₂〕₄とＮＨ₃との
混合ガスを用いたＣＶＤにより堆積してもよい。

【００３４】バリア層１５を覆うように、基板全面にＳ
ｉＯ₂からなる厚さ約１０００ｎｍの層間絶縁膜１６を
堆積する。層間絶縁膜１６の堆積は、例えばＣＶＤによ
り行う。なお、ＳｉＯ₂の代わりに、ＰＳＧ、ＢＰＳＧ
等、またはＳＯＧ法により形成する絶縁物を用いてもよ
い。

【００３５】図２Ｂに示すように、層間絶縁膜１６の表
面上に、レジストパターン２５を形成する。レジストパ
ターン２５は、バリア層１５に対応する領域に開口を有
する。レジストパターン２５をマスクとして層間絶縁膜
１６をエッチングし、コンタクトホール１７を形成す
る。層間絶縁膜１６のエッチングは、バリア層１５に対
して層間絶縁膜１６を選択的にエッチングする条件、例
えばＣＨＦ₃を用いたドライエッチングにより行う。コ
ンタクトホール１７の底面にバリア層１５の表面の一部
の領域が露出する。露出した領域の外周を画定する仮想
閉曲線が、バリア層１５の外周よりも内側に配置される
ように、レジストパターン２５に開口が形成されてい
る。コンタクトホール１７の形成後、レジストパターン
２５を除去する。

【００３６】図２Ｃに示すように、コンタクトホール１
７内に、ルテニウムからなる導電性部材１８を埋め込
む。導電性部材１８の埋め込みは、例えば、トリス−テ
トラメチルヘプタンジオナト−ルテニウムを原料とした
ＣＶＤにより基板全面にルテニウム膜を堆積した後、化
学的機械研磨（ＣＭＰ）により余分なルテニウム膜を除
去することにより行う。導電性部材１８の上面と層間絶
縁膜１６の上面とにより、共平面が画定される。

【００３７】なお、ルテニウム膜をスパッタリングによ
り堆積してもよい。スパッタリングを用いる場合には、
コリメートスパッタリング、遠距離スパッタリング、あ
るいはイオン化スパッタリング等により、スパッタリン
グされた粒子の進行方向を揃えることが好ましい。この
ようなスパッタリングにより、微細なコンタクトホール
の内部を再現性良く埋め込むことができる。また、化学
的機械研磨を行う代わりに、ルテニウム膜をその表面が
ほぼ平坦になるまで堆積し、全面エッチバックを行って
もよい。

【００３８】また、ルテニウム膜がＴｉＮからなるバリ
ア層１５上にのみ成長し、層間絶縁膜１６上には成長し
ない条件が見出せれば、この条件でルテニウム膜を選択
成長させてもよい。この方法によると、余分なルテニウ
ム膜のＣＭＰによる除去、及びエッチバックを行うこと
なく、コンタクトホール１７内にのみ導電性部材１８を
埋め込むことができる。

【００３９】図３Ａに示すように、層間絶縁膜１６及び
導電性部材１８の上面上に、例えばスパッタリングによ
り厚さ５００ｎｍのルテニウム膜２０ａを堆積する。ル
テニウム膜２０ａの上面のうち、コンタクトホール１７
に対応する領域及びその周辺の領域上に、ＳｉＯ₂、Ｓ
ｉＮ、ＴｉＮ等からなるハードマスクパターン２６を形
成する。なお、図２Ｃの工程でコンタクトホール１７内
をルテニウムで埋め込み、連続して図３Ａのルテニウム
膜２０ａを堆積してもよい。

【００４０】図３Ｂに示すように、ハードマスクパター
ン２６を利用してルテニウム膜２０ａを部分的にエッチ
ングし、電荷蓄積電極２０を残す。ルテニウム膜２０ａ
のエッチングは、層間絶縁膜１６に対してルテニウム膜
２０ａを選択的にエッチングする条件、例えばＣｌ₂と
Ｏ₂とを１対１に混合したガスを用いたドライエッチン
グにより行う。電荷蓄積電極２０を形成後、ハードマス
ク２６を除去する。

【００４１】その後、基板全面に図１に示す容量絶縁膜
２１とプレート電極２２をこの順番に堆積することによ
り、ＤＲＡＭのメモリセルが得られる。容量絶縁膜２１
の堆積は、例えばビス−テトラメチルヘプタンジオナト
−ストロンチウム（Ｓｒ（ＴＨＤ）₂）、ビス−テトラ
メチルヘプタンジオナト−バリウム（Ｂａ（ＴＨ
Ｄ） ₂）、ビス−イソプロポキシ−ビス−テトラメチル
ヘプタンジオナト−チタン（Ｔｉ（Ｏ−ｉＰｒ）₂（Ｔ
ＨＤ）₂）を用いたＣＶＤにより行う。プレート電極２
２の堆積は、例えばトリス−テトラメチルヘプタンジオ
ナト−ルテニウム（Ｒｕ（ＴＨＤ）₃）を用いたＣＶＤ
により行う。

【００４２】上記第１の実施例では、図３Ｂまでの工程
後の容量絶縁膜２１の堆積時に、基板表面には層間絶縁
膜１６と、耐酸化性の電荷蓄積電極２０のみが露出して
いる。バリア層１５は層間絶縁膜１６、導電性部材１
８、及び電荷蓄積電極２０により覆われ、表面に露出し
ない。このため、容量絶縁膜２１の堆積中にバリア層１
５が酸化されることを防止できる。

【００４３】図１では、容量絶縁膜２１が電荷蓄積電極
２０に比べて相対的に薄い場合を示した。電荷蓄積電極
２０を薄くし、容量絶縁膜２１を厚くして、容量絶縁膜
２１の上面がほぼ平坦になるようにしてもよい。

【００４４】図４Ａは、電荷蓄積電極２０を薄くした場
合のメモリセルを示す。図４Ａのメモリセルの各構成部
分には、図１の対応する構成部分と同一の参照符号が付
されている。強誘電体メモリの場合に、特に電荷蓄積電
極２０を薄くし、容量絶縁膜２１の上面を平坦化するこ
とが好ましい。なお、容量絶縁膜２１を堆積した後、表
面の平坦化処理を行ってもよい。

【００４５】また、図１〜図３Ｂでは、バリア層１５
が、その両側のゲート電極３Ｇとワード線１０の各々の
上面の一部の領域上まで延在する場合を示したが、必ず
しもバリア層１５とゲート電極３Ｇ、バリア層１５とワ
ード線１０を重ねて配置する必要はない。少なくともド
レイン領域３Ｄと導電性部材１８との間にバリア層１５
が配置されていればよい。ただし、バリア層１５をコン
タクトホール１７形成時のエッチング停止層として用い
る場合には、位置合わせ誤差を考慮してバリア層１５を
ゲート電極３Ｇ及びワード線１０の一部と重ねて配置す
ることが好ましい。

【００４６】図４Ｂは、コンタクトホール１７を形成す
るためのフォトリソグラフィ時に、位置合わせ誤差が生
じた場合のメモリセルを示す。図４Ｂのメモリセルの各
構成部分には、図１の対応する構成部分と同一の参照符
号が付されている。図４Ｂに示すように、バリア層１５
をゲート電極３Ｇ及びワード線１０の一部と重ねて配置
することにより、バリア層１５がエッチングストッパ層
として働き、位置合わせ誤差が生じたときのプラグ１８
とゲート電極３Ｇもしくはワード線１０との短絡を回避
することができる。

【００４７】次に、図５〜７Ｂを参照して、本発明の第
２の実施例について説明する。図５は、第２の実施例に
よるＤＲＡＭの１つのメモリセルの断面図を示す。層間
絶縁膜１６及びそれよりも下層の構成は、図１に示す第
１の実施例の場合とほぼ同様であり、コンタクトホール
１７の太さのみが異なる。図１では、コンタクトホール
１７の底面が、ゲート電極３Ｇのサイドウォール絶縁膜
５及びワード線１０のサイドウォール絶縁膜１２に重な
っている場合を示し、図５では重なっていない場合を示
している。なお、第２の実施例において、図１のように
コンタクトホール１７を太くしてもよいし、第１の実施
例において、図５のようにコンタクトホール１７を細く
してもよい。図５のメモリセルの各構成部分には、図１
のメモリセルの対応する構成部分と同一の参照符号が付
されている。

【００４８】図１の電荷蓄積電極２０は直方体状である
が、図５の電荷蓄積電極３０は、導電性部材１８の上面
及びその周囲の層間絶縁膜１６の上面に密着する底面部
３０Ａと、筒状の側面部３０Ｂから構成される。側面部
３０Ｂは、底面部３０Ａにその外周において結合する。

【００４９】電荷蓄積電極３０の表面及び層間絶縁膜１
６の上面を覆うように、容量絶縁膜３１が形成されてい
る。容量絶縁膜３１の表面は、プレート電極３２により
覆われている。電荷蓄積電極３０、容量絶縁膜３１、及
びプレート電極３２は、それぞれ図１に示す電荷蓄積電
極２０、容量絶縁膜２１、及びプレート電極２２と同様
の材料で形成される。

【００５０】次に、図６Ａ〜図７Ｂを参照して、図５に
示すメモリセルの作製方法について説明する。図２Ｃに
示す工程までは、第１の実施例の場合と同様である。

【００５１】図６Ａに示すように、層間絶縁膜１６及び
導電性部材１８の上面上に、ＣＶＤにより厚さ５０ｎｍ
のシリコン窒化膜３５、厚さ５００ｎｍのシリコン酸化
膜３６を堆積する。シリコン酸化膜３６の表面上に、レ
ジストパターン３７を形成する。レジストパターン３７
には、コンタクトホール１７に対応する位置に、コンタ
クトホール１７の開口部よりも大きな開口が形成されて
いる。

【００５２】レジストパターン３７をマスクとして、シ
リコン酸化膜３６をエッチングし、貫通孔３８を形成す
る。シリコン酸化膜３６のエッチングは、シリコン窒化
膜３５に対してシリコン酸化膜３６を選択的にエッチン
グする条件で行う。例えば、Ｃ₄Ｆ₈とＣＯとを用い
た、ドライエッチングにより行う。

【００５３】続いて、貫通孔３８の底面に露出したシリ
コン窒化膜３５をエッチングし、貫通孔３８の底面に層
間絶縁膜１６と導電性部材１８の上面を露出させる。シ
リコン窒化膜３５のエッチングは、層間絶縁膜１６及び
導電性部材１８に対してシリコン窒化膜３５を選択的に
エッチングする条件で行う。例えば、ＮＦ₃とＣｌ₂と
を５対３に混合したガスを用いた、ドライエッチングに
より行う。

【００５４】貫通孔３８の形成後、レジストパターン３
７を除去する。図６Ｂに示すように、シリコン酸化膜３
６の上面及び貫通孔３８の底面と側面上に、ＣＶＤ等に
より厚さ６０ｎｍのルテニウム膜３０ａを堆積する。ル
テニウム膜３０ａの表面上にレジスト材料からなる充填
材３９を堆積し、貫通孔３８内を埋め込む。なお、充填
材３９を、ポリイミド、ＰＳＧ、ＢＰＳＧ、ＳＯＧによ
る絶縁材、ポリシリコン、アモルファスシリコン、シリ
コン酸化膜等により形成してもよい。

【００５５】図７Ａに示すように、充填材３９の上面か
ら化学的機械研磨を行い、シリコン酸化膜３６の上面が
露出した時点で研磨を停止する。貫通孔３８内にのみル
テニウムからなる電荷蓄積電極３０と充填材３９が残
る。電荷蓄積電極３０は、貫通孔３８の底面に密着した
底面部３０Ａと、側面に密着した側面部３０Ｂから構成
される。なお、化学的機械研磨の代わりに、エッチバッ
クを用いてもよい。

【００５６】その後、充填材３９、シリコン酸化膜３
６、及びシリコン窒化膜３５を除去する。シリコン酸化
膜３６の除去は、シリコン窒化膜３５に対してシリコン
酸化膜３６を選択的にエッチングする条件で行う。シリ
コン窒化膜３５の除去は、層間絶縁膜１６に対してシリ
コン窒化膜３５を選択的にエッチングする条件で行う。

【００５７】図７Ｂは、充填材３９、シリコン酸化膜３
６、及びシリコン窒化膜３５を除去した後の状態を示
す。電荷蓄積電極３０を覆うように、層間絶縁膜１６の
上に図５に示す容量絶縁膜３１とプレート電極３２を堆
積する。なお、シリコン窒化膜３５をそのまま残してお
いてもよい。

【００５８】図５に示すメモリセルでは、図１の場合と
比べて電荷蓄積電極３０とプレート電極３２との対向面
積が大きい。このため、より大きな静電容量を確保する
ことができる。また、図７Ａの工程の後、充填材３９を
電荷蓄積電極３０に対して選択的に除去することによ
り、貫通孔３８内をルテニウムで埋め込み、埋め込み部
に凹部を形成する場合に比べて、電荷蓄積電極３０の内
面を精度良く加工することができる。同様に、シリコン
酸化膜３６を電荷蓄積電極３０に対して選択的に除去す
ることにより、厚いルテニウム膜をパターニングする場
合に比べて、電荷蓄積電極３０の外面を精度良く加工す
ることができる。

【００５９】次に、図８〜１０を参照して、本発明の第
３の実施例について説明する。図８は、第３の実施例に
よるメモリセルの断面図を示す。図１に示すメモリセル
の導電性部材１８と電荷蓄積電極２０とが、両者を一体
化した導電性部材４０に置き換えられている。層間絶縁
膜１６に形成されたコンタクトホール４５は、図１のコ
ンタクトホール１７よりも太い。その他の構成は、図１
に示すメモリセルと同様である。図８のメモリセルの各
構成部分には、図１のメモリセルの対応する構成部分と
同一の参照符号が付されている。

【００６０】次に、図９Ａ〜図１０を参照して、図８に
示すメモリセルの作製方法について説明する。図２Ａに
示す工程までは、第１の実施例の場合と同様である。

【００６１】図９Ａに示すように、層間絶縁膜１６の上
に、厚さ５０ｎｍのシリコン窒化膜４１、厚さ５００ｎ
ｍのシリコン酸化膜４２を堆積する。シリコン酸化膜４
２の表面上にレジストパターン４３を形成する。レジス
トパターン４３には、バリア層１５に対応する位置に開
口が形成されている。この開口をバリア層１５の表面に
垂直投影した像は、バリア層１５の表面領域に内包され
る。

【００６２】レジストパターン４３をマスクとして、シ
リコン酸化膜４２、シリコン窒化膜４１及び層間絶縁膜
１６をエッチングし、コンタクトホール４５を形成す
る。コンタクトホール４５の底面にバリア層１５の表面
の一部の領域が露出する。コンタクトホール４５を形成
後、レジストパターン４３を除去する。

【００６３】図９Ｂに示すように、コンタクトホール４
５の内部を埋め込むように、ＣＶＤ等によりルテニウム
膜４０ａを堆積する。ルテニウム膜４０ａを、シリコン
酸化膜４２の上面が露出するまで化学的機械研磨する。
その後、シリコン酸化膜４２とシリコン窒化膜４１を除
去する。

【００６４】図１０は、シリコン窒化膜４１を除去した
後の断面図を示す。上端が層間絶縁膜１６の上面よりも
突出した導電性部材４０が形成される。導電性部材４０
の突出部を覆うように、層間絶縁膜１６の上に図８に示
す容量絶縁膜２１及びプレート電極２２を堆積する。な
お、図９Ｂに示すシリコン窒化膜４１を残したままにし
ておいてもよい。

【００６５】第３の実施例では、コンタクトホール４５
内を埋め込む導電性部材４０が電荷蓄積電極を兼ねるた
め、電荷蓄積電極とコンタクトホール４５との位置ずれ
を防止できるとともに、電荷蓄積電極の剥がれや倒れ等
が生じにくくなる。また、電荷蓄積電極を形成するため
の独立した工程がないため、工程数を削減することがで
きる。

【００６６】また、図９Ｂに示す工程の後、シリコン酸
化膜４２を除去する際に、シリコン窒化膜４１がエッチ
ング停止層として作用する。このため、シリコン酸化膜
４２の厚さを調節することにより、導電性部材４０の突
出部の高さを精度良く加工することができる。

【００６７】次に、図１１Ａ及び１１Ｂを参照して、第
４の実施例について説明する。第４の実施例のメモリセ
ルは、図５に示す第２の実施例のメモリセルの導電性部
材１８と電荷蓄積電極３０とを一体化して形成したもの
であり、その他は同様の構成である。以下、作製方法を
説明する。図２Ａに示す層間絶縁膜１６の堆積までは、
第１の実施例の場合と同様である。

【００６８】図１１Ａに示すように、層間絶縁膜１６の
上に、厚さ５０ｎｍのシリコン窒化膜５１を堆積する。
シリコン窒化膜５１のバリア層１５に対応する位置に開
口５３を形成する。開口５３を形成したシリコン窒化膜
５１の上に、厚さ５００ｎｍのシリコン酸化膜５２を堆
積する。シリコン酸化膜５２に、開口５３に連通する貫
通孔５４を形成する。貫通孔５４の底面に、開口５３及
びその周囲のシリコン窒化膜５１の表面が露出する。続
いて、シリコン窒化膜５１をマスクとし、開口５３を通
して層間絶縁膜１６をエッチングし、コンタクトホール
１７を形成する。

【００６９】図１１Ｂに示すように、コンタクトホール
１７の内部を埋め込み、かつ貫通孔５４の底面及び側面
上及びシリコン酸化膜５２の上面上に、ＣＶＤ等により
ルテニウム膜５５を堆積する。ルテニウム膜５５の厚さ
は、コンタクトホール１７が完全に埋め込まれ、貫通孔
５４内は完全には埋め込まれない程度の厚さとする。ル
テニウム膜５５の上に、レジスト等からなる充填材５６
を堆積する。貫通孔５４内が充填材５６で埋め込まれ
る。このようにして、第２の実施例の図６Ｂと同様の構
成が得られる。図７Ａ及び７Ｂと同様の工程を経て、図
５に示すメモリセルが得られる。

【００７０】次に、図１２、図１３Ａ及び１３Ｂを参照
して、第５の実施例について説明する。

【００７１】図１２は、第５の実施例によるメモリセル
の断面図を示す。シリコン基板１、フィールド酸化膜
２、ＭＯＳトランジスタ３、ワード線１０、上部絶縁膜
４、１１、及びサイドウォール絶縁膜５、１２の構成
は、図１に示す第１の実施例の場合と同様である。

【００７２】ＭＯＳトランジスタ３及びワード線１０が
形成された基板上に、ＳｉＯ₂からなる１層目の層間絶
縁膜６０が形成されている。層間絶縁膜６０に、ＭＯＳ
トランジスタ３のドレイン領域３Ｄの表面の一部を露出
させるコンタクトホール６１が形成され、その内部に、
例えばポリシリコンからなる導電性部材６２が埋め込ま
れている。

【００７３】導電性部材６２の上面に密着するようにＴ
ｉＮからなるバリア層６３が形成されている。バリア層
６３を覆うように、層間絶縁膜６０の上にＳｉＯ₂から
なる２層目の層間絶縁膜６５が形成されている。２層目
の層間絶縁膜６５に、バリア層６３の表面の一部を露出
させるコンタクトホール６６が形成されている。コンタ
クトホール６６の内部は、ルテニウムからなる導電性部
材６７で埋め込まれている。

【００７４】導電性部材６７の上面及び層間絶縁膜６５
の上面上に、図１に示す電荷蓄積電極２０、容量絶縁膜
２１、及びプレート電極２２と同様の構成を有する電荷
蓄積電極７０、容量絶縁膜７１、及びプレート電極７２
が形成されている。

【００７５】次に、図１３Ａ及び１３Ｂを参照して、図
１２に示すメモリセルの作製方法について説明する。

【００７６】まず、図１３Ａまでの工程について説明す
る。図２Ａで説明したように、シリコン基板１上に、フ
ィールド酸化膜２、ＭＯＳトランジスタ３、ワード線１
０、上部絶縁膜４、１１、及びサイドウォール絶縁膜
５、１２を形成する。この基板上に、図２Ａの層間絶縁
膜１６と同様の方法で層間絶縁膜６０を形成する。図２
Ａの構成とは異なり、ＭＯＳトランジスタ３のドレイン
領域３Ｄはバリア層で覆われていない。なお、層間絶縁
膜６０を堆積する前に、基板全面を薄いＳｉＮ膜で覆
い、このＳｉＮ膜をエッチングストッパとしてもよい。

【００７７】層間絶縁膜６０に、ドレイン領域３Ｄの表
面の一部を露出させるコンタクトホール６１を形成す
る。コンタクトホール６１内にポリシリコンを埋め込
み、導電性部材６２を形成する。導電性部材６２の形成
は、コンタクトホール６１内を埋め込むポリシリコン膜
をＣＶＤにより堆積し、層間絶縁膜６０上の余分なポリ
シリコン膜を例えば化学的機械研磨を用いて除去するこ
とにより行う。

【００７８】層間絶縁膜６０及び導電性部材６２の上面
上に、スパッタリングにより厚さ５０ｎｍのＴｉＮ膜を
堆積する。このＴｉＮ膜をパターニングし、導電性部材
６２の上面及びその周囲の層間絶縁膜６０の上面上にバ
リア層６３を残す。バリア層６３を覆うように、層間絶
縁膜６０の上にＳｉＯ₂からなる厚さ５００ｎｍの２層
目の層間絶縁膜６５をＣＶＤにより堆積する。

【００７９】図１３Ｂに示すように、層間絶縁膜６５
に、バリア層６３の表面の一部を露出させるコンタクト
ホール６６を形成する。コンタクトホール６６内に、ル
テニウムからなる導電性部材６７を埋め込む。ルテニウ
ムの埋め込みは、図２Ｃの導電性部材１８の形成と同様
の方法で行う。導電性部材６７の上面及びその周囲の層
間絶縁膜６５の上面上に、ルテニウムからなる電荷蓄積
電極７０を形成する。電荷蓄積電極７０の形成は、図３
Ｂの電荷蓄積電極２０の形成と同様の方法で行う。その
後、図１２に示す容量絶縁膜７１及びプレート電極７２
を堆積する。

【００８０】図１２のメモリセルでは、ポリシリコンか
らなる導電性部材６２とルテニウムからなる導電性部材
６７との間にバリア層６３が配置されているため、両者
の間の相互拡散や固相反応を防止することができる。ま
た、酸化性雰囲気中で容量絶縁膜７１を堆積する際に、
バリア層６３が露出しないため、バリア層６３の酸化を
防止することができる。

【００８１】また、ＭＯＳトランジスタ３と電荷蓄積電
極７０との間が２層の層間絶縁膜６０と６５で分離され
ており、各層間絶縁膜ごとにコンタクトホールが形成さ
れる。このため、１つのコンタクトホールを用いる場合
に比べて各々のコンタクトホールを浅くでき、コンタク
トホール内の埋め込みが容易になる。

【００８２】図１２において、バリア層６３を、同一層
内で隣り合う他のパターンと接触しない範囲でなるべく
大きくすることにより、コンタクトホール６６を形成す
る際に、より大きな位置合わせマージンを確保すること
ができる。また、バリア層６３の大きさに対応させてコ
ンタクトホール６６を太くしてもよい。コンタクトホー
ル６６を太くすることにより、加工精度に対する要求が
緩和され、歩留りを向上させることが可能になる。さら
に、バリア層６３と電荷蓄積電極７０との間の接続抵抗
を減少させることができる。

【００８３】図１２では、電荷蓄積電極７０、容量絶縁
膜７１、及びプレート電極７２を、図１に示す第１の実
施例の場合と同様の構成としたが、図５に示す第２の実
施例、図８に示す第３の実施例と同様の構成としてもよ
い。また、図５に示す第２の実施例と同様の構成とする
場合、図１１Ａ及び１１Ｂで説明した第４の実施例と同
様の方法で、導電性部材６７と電荷蓄積電極７０を形成
してもよい。

【００８４】次に、図１４を参照して、第６の実施例に
ついて説明する。図１４は、第６の実施例によるメモリ
セルの断面図を示す。以下、図１２に示す第５の実施例
によるメモリセルとの相違点について説明する。

【００８５】層間絶縁膜６０に、ＭＯＳトランジスタ３
のソース領域３Ｓに対応したコンタクトホール８２が形
成されている。コンタクトホール８２内は、例えばポリ
シリコン、ＷＳｉ、Ｗ等からなる導電性部材８３により
埋め込まれている。層間絶縁膜６０と層間絶縁膜６５と
の間に、導電性部材８３に接続されたビット線８１が配
置されている。ビット線８１は、厚さ３００ｎｍのＷＳ
ｉ層８１Ａとその上に形成された厚さ５０ｎｍのＴｉＮ
層８１Ｂとの積層構造を有し、図１４に示す断面以外の
位置で図の横方向に延在している。なお、ビット線８
１、コンタクトホール８２および導電性部材８３が図１
４に示す断面上になくともよい。

【００８６】導電性部材６２と６７との間には、ＷＳｉ
層８０ＡとＴｉＮ層８０Ｂとが配置され、ＴｉＮ層８０
Ｂがバリア層として作用する。その他の構成は、図１２
に示す第５の実施例の場合と同様である。

【００８７】図１４に示す構造は、第５の実施例の図１
３Ａに示す工程においてバリア層６３を形成する代わり
に、ＷＳｉ層とＴｉＮ層を積層し、この積層構造をパタ
ーニングすることにより形成される。この方法では、バ
リア層８０とビット線８１とを同時に形成することがで
きる。バリア層とビット線とを同一工程でパターニング
できるため、両者のパターン間の位置合わせマージンを
確保する必要がない。このため、原理的には、両者を露
光工程における最小加工寸法まで接近させることが可能
であり、ビット線を太くして低抵抗化を図ったり、バリ
ア層の面積を大きくして導電性部材６２及び６７とバリ
ア層８０との間の位置合わせマージンを大きく確保する
ことができる。

【００８８】図１５は、第７の実施例によるメモリセル
の断面図を示す。このメモリセルは、図１４に示す第６
の実施例によるメモリセルと比べて、ビット線とバリア
層の構造が異なる。その他の構造は、図１４に示す第６
の実施例の場合と同様である。

【００８９】第７の実施例によるメモリセルでは、ビッ
ト線９０がＷ層やＷＳｉ層等で構成されている。このビ
ット線９０の表面は、ビット線被覆絶縁膜９１により覆
われている。導電性部材６２と６７との間には、ＴｉＮ
からなるバリア層９２が配置されている。なお、ビット
線９０、ビット線被覆絶縁膜９１、コンタクトホール８
２および導電性部材８３が図１５に示す断面上になくと
もよい。

【００９０】図１６Ａ及び１６Ｂは、図１５に示す第７
の実施例によるＤＲＡＭのメモリセル部分の平面配置を
示す。図１７は、図１６Ｂ中の一点鎖線Ａ−Ａ’−Ｂ−
Ｂ’−Ｃにおける断面図を示す。

【００９１】図１６Ａは、図１５の層間絶縁膜６０の上
面よりも下方の配置を示す。複数のワード線１０が図の
縦方向に延在している。活性領域９５が、ワード線１０
を横切るように配置されている。各活性領域９５は、相
互に隣接する２本のワード線１０を横切る領域９５Ａ
と、２つの領域９５Ａを連結する領域９５Ｂから構成さ
れる。各領域９５Ａに１つのＭＯＳトランジスタが配置
される。領域９５Ａのうちワード線１０よりも領域９５
Ｂ側の部分がソース領域３Ｓとなり、その反対側がドレ
イン領域３Ｄとなる。

【００９２】領域９５Ｂに、ソース領域３Ｓと図１５に
示すビット線とを接続するためのコンタクトホール８２
が配置されている。ドレイン領域３Ｄに、図１５のバリ
ア層９２と接続するためのコンタクトホール６１が配置
されている。

【００９３】図１６Ｂは、図１５の電荷蓄積電極７０よ
りも下方の配置を示す。各コンタクトホール８２に対応
する位置に、図の横方向に延在するビット線９０が配置
されている。コンタクトホール６１を内包する領域にバ
リア層９２が配置されている。さらに、バリア層９２と
重なる領域に電荷蓄積電極７０が配置されている。図１
７において、メモリセルの全構成要素を明示するには、
一点鎖線Ａ−Ａ’−Ｂ−Ｂ’−Ｃのごとく複雑な切断線
を要する。図１７の各構成部分には、図１５のメモリセ
ルの対応する構成部分と同一の参照符号を付している。
図１７の断面図により、メモリセルの構成の理解が容易
になるであろう。

【００９４】以下に、図１８Ａ〜１８Ｃを参照して、図
１５に示すメモリセルの作成方法について説明する。

【００９５】まず、図１８Ａまでの工程について説明す
る。図１３Ａで説明したのと同様の工程を経て、図１８
Ａに示す基板を作製する。ここで、図１３Ａと図１８Ａ
との相違点は、図１３Ａにおけるバリア層６３及び層間
絶縁膜６５が図１８Ａにおいては未形成である点と、以
後の工程にてビット線に接続される導電性部材８３およ
びコンタクトホール８２が図１８Ａ中に明示されている
点であり、図１４の層間絶縁膜６０の上面以下の構成と
同様である。コンタクトホール６１とコンタクトホール
８２とを同時に形成してもよく、導電性部材６２と導電
性部材８３とを同時に形成してもよい。これにより、工
程数の削減が可能となる。

【００９６】図１８Ｂまでの工程について説明する。層
間絶縁膜６０の上に、例えばＣＶＤにより厚さ２００ｎ
ｍのＷＳｉ層を堆積し、続いてＣＶＤにより厚さ５０ｎ
ｍのシリコン窒化膜を堆積する。このシリコン窒化膜の
上にレジストパターンを形成し、このレジストパターン
をマスクとして、シリコン窒化膜およびＷＳｉ層を部分
的にエッチングし、上部絶縁膜９１Ａおよびビット線９
０を形成する。続いて、レジストパターンを除去する。

【００９７】上部絶縁膜９１Ａおよびビット線９０を覆
うように、ＣＶＤによりシリコン窒化膜を堆積した後、
異方性エッチングによりビット線９０の側面上にシリコ
ン窒化膜を残し、サイドウォール絶縁膜９１Ｂを形成す
る。このようにして、上部絶縁膜９１Ａおよびサイドウ
ォール絶縁膜９１Ｂからなるビット線被覆絶縁膜９１を
形成する。

【００９８】図１８Ｃまでの工程について説明する。基
板全面に、例えばＣＶＤにより厚さ５０ｎｍのＴｉＮ膜
を堆積する。このＴｉＮ膜の表面上にレジストパターン
を形成し、このレジストパターンをマスクとしてＴｉＮ
膜をエッチングし、対応するメモリセルの導電性部材６
２と電気的に接続されたバリア層９２を形成する。

【００９９】以後、図１２及び１３に示す第５の実施例
と同様の工程を経て、層間絶縁膜６５、コンタクトホー
ル６６、導電性部材６７、電荷蓄積電極７０、容量絶縁
膜７１、プレート電極７２を形成する。

【０１００】図１５に示すように、ビット線９０の表面
がビット線被覆絶縁膜９１で覆われているため、バリア
層９２とビット線９０との位置合わせずれが生じても、
両者間の短絡を防止できる。さらには、ビット線９０と
バリア層９２とを重ねて配置することもできる。両者を
重ねて配置することにより、バリア層９２の占める面積
を大きくすることが可能になる。バリア層９２の面積を
大きくすると、コンタクトホール６７の形成時に大きな
位置合わせマージンを確保することができる。また、コ
ンタクトホール６７を太くすることも可能であり、これ
によりコンタクトホール６７の埋め込みが容易になり、
さらに、バリア層９２と電荷蓄積電極７０との接続抵抗
を減少させることができる。

【０１０１】図１９は、第７の実施例の第１の変形例に
よるメモリセルの断面図を示す。導電性部材６２の上に
直接バリア層を配置するのではなく、ビット線９０によ
る段差部をポリシリコン等の導電材９６で埋め込んでい
る。バリア層９２は、導電材９６の上に配置される。

【０１０２】次に、図２０Ａ及び２０Ｂを参照して、図
１９に示すメモリセルの作成方法について説明する。

【０１０３】図１８Ｂに示す工程までは、第７の実施例
と同様である。図２０Ａまでの工程について説明する。
基板全面に、例えばポリシリコン膜をＣＶＤにより堆積
し、ビット線被覆絶縁膜９１の上面と層間絶縁膜６５の
上面とにより画定される段差を埋め込む。このポリシリ
コン膜の表面を、例えばエッチバックやＣＭＰにより平
坦化し、上部導電性部材９６を得る。なお、段差を埋め
込んだ段階で表面凹凸が充分小さければ、平坦化工程を
省略してもよい。

【０１０４】図２０Ｂまでの工程について説明する。基
板全面に、例えばスパッタリングにより厚さ５０ｎｍの
ＴｉＮ膜を堆積する。このＴｉＮ膜の表面上に、レジス
トパターンを形成する。このレジストパターンをマスク
として、ＴｉＮ膜をエッチングする。レジストパターン
を除去して、対応するメモリセルの導電性部材６２と電
気的に接続されたバリア層９２を形成する。なお、バリ
ア層９２は、導電性部材９６の上面より広くしてもよ
い。

【０１０５】以後、図１２及び１３に示す第５の実施例
と同様の工程を経て、層間絶縁膜６５、コンタクトホー
ル６６、導電性部材６７、電荷蓄積電極７０、容量絶縁
膜７１、プレート電極７２を形成する。

【０１０６】図２１は、第７の実施例の第２の変形例に
よるメモリセルの断面図を示す。第２の変形例では、ビ
ット線９０による段差部をシリコン酸化膜等の絶縁材９
７で埋め込んでいる。コンタクトホール９９が層間絶縁
膜６０から絶縁材９７まで貫通し、バリア層９２が絶縁
材９７の上に配置される。

【０１０７】次に、図２２Ａ〜２２Ｃを参照して、図２
１に示すメモリセルの作成方法について説明する。

【０１０８】まず、図２２Ａまでの工程について説明す
る。図１８Ｂで説明したのと同様の工程を経て、図２２
Ａに示す基板を作製する。ここで、図２２Ａと図１８Ｂ
との相違点は、図２２Ａにおいては、図１８Ｂのコンタ
クトホール６１及び導電性部材６２が未形成である点の
みである。

【０１０９】図２２Ｂまでの工程について説明する。基
板全面に、ＳｉＯ₂膜をＣＶＤに塗布法より堆積し、ビ
ット線被覆絶縁膜９１の上面と層間絶縁膜６０の上面と
により画定される段差を埋め込む。このＳｉＯ₂膜の表
面を、例えばエッチバックやＣＭＰにより平坦化し、絶
縁材９７を残す。なお、段差を埋め込んだ段階で表面凹
凸が十分小さければ、平坦化工程を省略してもよい。さ
らに、レジストパターンをマスクとして絶縁材９７と層
間絶縁膜６０をエッチングし、コンタクトホール９９を
形成する。コンタクトホール９９を形成後、レジストパ
ターンを除去する。

【０１１０】図２２Ｃまでの工程について説明する。基
板全面にポリシリコン膜をＣＶＤにより堆積してコンタ
クトホール９９を埋め込む。このポリシリコン膜の表面
上に、例えばスパッタリングにより厚さ５０ｎｍのＴｉ
Ｎ膜を堆積する。なお、ポリシリコン膜を堆積した後、
例えばエッチバックやＣＭＰにより表面を平坦化し、プ
ラグ状に成形しておいてもよい。図２１は、ポリシリコ
ン膜をプラグ状にした場合を示している。

【０１１１】ＴｉＮ膜の表面上にレジストパターンを形
成し、このレジストパターンをマスクとしてＴｉＮ膜と
ポリシリコン膜をエッチングし、ポリシリコンからなる
導電性部材６２とＴｉＮからなるバリア層９２を残す。
その後、レジストパターンを除去する。

【０１１２】以後、図１２及び１３に示す第５の実施例
と同様の工程を経て、層間絶縁膜６５、コンタクトホー
ル６６、導電性部材６７、電荷蓄積電極７０、容量絶縁
膜７１、プレート電極７２を形成する。

【０１１３】図２３は、第７の実施例の第３の変形例に
よるメモリセルの断面図を示す。図２３に示す第３の変
形例においては、バリア層９２がビット線９０の上を覆
わない。

【０１１４】次に、図２４Ａ及び２４Ｂを参照して、図
２３に示すメモリセルの作成方法について説明する。図
１８Ａに示す工程までは、第７の実施例と同様である。

【０１１５】図２４Ａまでの工程について説明する。基
板全面に、例えばスパッタリングにより厚さ５０ｎｍの
ＴｉＮ膜を堆積し、続いてＣＶＤにより厚さ５０ｎｍの
ＳｉＯ₂膜を堆積する。このＳｉＯ₂膜上に形成したレ
ジストパターンをマスクとして、ＳｉＯ₂膜およびＴｉ
Ｎ膜を部分的にエッチングし、上部絶縁膜９８Ａおよび
バリア層９２を形成する。その後、レジストパターンを
除去する。上部絶縁膜９８Ａおよびバリア層９２を覆う
ように、ＣＶＤによりＳｉＯ₂膜を等方的に堆積した
後、異方性エッチングによりバリア層９２の側面上にＳ
ｉＯ₂膜を残し、サイドウォール絶縁膜９８Ｂを形成す
る。このようにして、上部絶縁膜９８Ａおよびサイドウ
ォール絶縁膜９８Ｂからなるバリア層被覆絶縁膜９８を
形成する。

【０１１６】図２４Ｂまでの工程について説明する。基
板全面に、例えばＣＶＤにより厚さ２００ｎｍのＷＳｉ
膜を堆積し、続いてＣＶＤにより厚さ５０ｎｍのＳｉＮ
膜を堆積する。このＳｉＮ膜上にレジストパターンを形
成し、このレジストパターンをマスクとして、ＳｉＮ膜
およびＷＳｉ膜を部分的にエッチングし、上部絶縁膜９
１Ａおよびビット線９０を形成する。その後、レジスト
パターンを除去する。上部絶縁膜９１Ａおよびビット線
９０を覆うように、ＣＶＤによりＳｉＮ膜を堆積した
後、異方性エッチングによりビット線９０の側面上にＳ
ｉＮ膜を残し、サイドウォール絶縁膜９１Ｂを形成す
る。このようにして、上部絶縁膜９１Ａおよびサイドウ
ォール絶縁膜９１Ｂからなるビット線被覆絶縁膜９１を
形成する。

【０１１７】以後、図１２及び１３に示す第５の実施例
と同様の工程を経て、層間絶縁膜６５、コンタクトホー
ル６６、導電性部材６７、電荷蓄積電極７０、容量絶縁
膜７１、プレート電極７２を形成する。なお、図２３の
コンタクトホール６６を形成する工程において、ビット
線９０と導電性部材６７との短絡を防止するのに充分な
位置合わせマージンが得られる場合には、ビット線被覆
絶縁膜９１の形成を省略してもよい。

【０１１８】図１９及び２１に示した第１及び第２の変
形例においては、バリア層９２を堆積する下地表面をほ
ぼ平坦にすることができる。また、図２３に示した第３
の変形例においては、バリア層９２を堆積する下地表面
の段差を緩和することができる。このため、バリア層９
２を形成するためのパターニングを容易に行うことがで
きる。

【０１１９】上記第１〜第７の実施例では、ＬＯＣＯＳ
法により作製したフィールド酸化膜を用いて素子分離を
行う場合を示したが、その他の方法で素子分離を行って
もよい。例えば、シリコン基板の表面に溝を形成し、そ
の内部に絶縁材料を埋め込むトレンチ分離を用いてもよ
い。

【０１２０】また、バリア層をＴｉＮで形成する場合を
説明したが、その上面と下面に接する２種類の材料の相
互拡散及び固相反応を抑制できる材料であれば、その他
の材料を用いてもよい。例えば、窒化タングステン（Ｗ
Ｎ）、窒化タンタル（ＴａＮ）等で形成してもよい。さ
らに、少なくとも表面がバリア層として作用し、かつ導
電性を有する積層構造としてもよい。例えば、ＴｉＮと
Ｔｉとの積層構造、ＴｉＮとＴｉとポリシリコンもしく
はアモルファスシリコンとの積層構造、またはＴｉＮと
ＴｉとＷとの積層構造としてもよい。積層構造とするこ
とで、下地表面との密着性向上や低抵抗化を図ることが
できる。

【０１２１】また、電荷蓄積電極、プレート電極、及び
電荷蓄積電極下のコンタクトホール内を埋め込む導電性
部材としてルテニウムを用いた場合を説明したが、その
他の耐酸化性材料を用いてもよい。例えば、白金、イリ
ジウム、もしくはこれらの合金、または酸化物導電材
料、酸化ルテニウム、酸化イリジウム、ＳｒＲｕＯ₃、
（Ｌａ_1-xＳｒ_x）ＣｏＯ₃等を用いてもよい。なお、
コンタクトホールを埋め込む導電性部材をバリア層の材
料よりも酸化されにくい材料で形成することが好まし
い。

【０１２２】また、容量絶縁膜としてＢＳＴを用いた場
合を説明したが、その他の高誘電体材料、強誘電体材料
を用いてもよい。強誘電体材料を用いることにより、不
揮発性メモリを実現できる。高誘電体材料の例として
は、例えば、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅等があげられ、
強誘電体材料の例としては、例えば、Ｐｂ（Ｚｒ_1-xＴ
ｉ_x）Ｏ₃、ＳｒＢｉ₂Ｔａ₂Ｏ₉、ＢａＴｉＯ₃、Ｂ
ｉＴｉＯ₃等があげられる。

【０１２３】上記第１〜第７の実施例では、メモリセル
部に着目して、その構造及び製造方法を説明した。次
に、メモリ素子とロジック回路とを混載した半導体装置
に関する第８〜第１２の実施例について説明する。

【０１２４】図２５は、第８の実施例による半導体装置
の断面図を示す。図８の左半分がメモリ領域Ｍを表し、
右半分がロジック領域Ｌを表す。メモリ領域Ｍの構成
は、図１に示す第１の実施例と同様である。ロジック領
域Ｌ内の活性領域に、ＭＯＳトランジスタ１０３が形成
され、フィールド酸化膜２の上に、ポリシリコン膜やポ
リサイド構造によるゲート電極１１０が形成されてい
る。図２５では、ロジック領域Ｌに１つのＭＯＳトラン
ジスタのみを示すが、他の領域にも導電型の異なるＭＯ
Ｓトランジスタが形成されており、ＣＭＯＳ回路が構成
されている。

【０１２５】ＭＯＳトランジスタ１０３は、ソース領域
１０３Ｓ、ドレイン領域１０３Ｄ、及びゲート電極１０
３Ｇを含んで構成される。ゲート電極１０３Ｇは、ＭＯ
Ｓトランジスタ３のゲート電極３Ｇと同様に、上部絶縁
膜１０４及びサイドウォール絶縁膜１０５で被覆されて
いる。

【０１２６】ゲート電極１１０は、ワード線１０と同様
に、上部絶縁膜１１１及びサイドウォール絶縁膜１１２
で覆われている。第１の実施例では、上部絶縁膜４及び
１１をＳｉＯ₂で形成したが、本実施例では、例えば上
部絶縁膜４、１１、１１１、及び１０４をＳｉＮで形成
する。また、サイドウォール絶縁膜５、１２、１１２、
及び１０５も、ＳｉＮで形成する。なお、ＳｉＯ₂で形
成してもよい。

【０１２７】上部絶縁膜１１１の一部に開口が形成され
ている。開口の形成は、ＲＩＥにより行うことができ
る。この開口の底に表出したゲート電極１１０に局所配
線１１５が接続されている。局所配線１１５は、フィー
ルド酸化膜２の表面の一部を経由してソース領域１０３
Ｓの表面上に至る。さらに、局所配線１１５は、ゲート
電極１０３Ｇの上面の一部の領域上まで延在している。
局所配線１１５により、ゲート電極１１０とソース領域
１０３Ｓとが接続される。局所配線１１５とゲート電極
１０３Ｇとは、上部絶縁膜１０４及びサイドウォール絶
縁膜１０５により絶縁されている。なお、局所配線によ
る接続対象は、ゲート電極１１０とソース領域１０３Ｓ
との間に限られない。

【０１２８】局所配線１１５は、メモリ領域Ｍ内のバリ
ア層１５と共通の成膜及びパターニング処理により形成
される。第１の実施例では、バリア層１５を厚さ５０ｎ
ｍのＴｉＮ膜としたが、バリア層１５と局所配線１１５
とを、厚さ１０ｎｍのＴｉ膜と厚さ５０ｎｍのＴｉＮ膜
の積層構造としてもよい。

【０１２９】ゲート電極１１０及びＭＯＳトランジスタ
１０３は、メモリ領域Ｍ内のＭＯＳトランジスタ３と同
様に層間絶縁膜１６で覆われている。ロジック領域Ｌ内
においては、容量絶縁膜２１及びプレート電極２２が除
去されている。この２層の除去は、例えばレジストパタ
ーンをマスクとしたイオンミリングにより行う。このと
き、層間絶縁膜１６の上層部もわずかにエッチングされ
る。

【０１３０】プレート電極２２及び層間絶縁膜１６を覆
うように、厚さ約１０００ｎｍの層間絶縁膜１２０が形
成されている。層間絶縁膜１２０の堆積は、例えばＴＥ
ＯＳとＯ₂を用いたＣＶＤ、またはＴＥＯＳとオゾンを
用いたＣＶＤ等により行う。ソース領域１０３Ｓに対応
する領域に、層間絶縁膜１２０と１６の２層を貫通する
コンタクトホール１２１が形成されている。コンタクト
ホール１２１の形成は、コンタクトホール１７の形成と
同様の方法で行う。コンタクトホール１２１の形成と同
時に、図２５の断面以外の領域において、プレート電極
２２の表面の一部を露出させるコンタクトホールが形成
される。

【０１３１】接着層１２２、配線層１２３、及び反射防
止膜１２４からなる積層構造を有する配線が、層間絶縁
膜１２０の表面上に形成されている。接着層１２２は、
コンタクトホール１２１の内面上にも堆積している。接
着層１２２は，例えば平面上での厚さ１０ｎｍのＴｉ膜
と厚さ５０ｎｍのＴｉＮ膜との２層構造を有する。これ
らの膜の堆積は、イオン化スパッタリングあるいはＣＶ
Ｄにより行う。

【０１３２】配線層１２３は、Ａｌにより形成され、コ
ンタクトホール１２２の内部を埋め尽くしている。配線
層１２３の堆積は、例えばジメチルアルミニウムハイド
ライドを用いたＣＶＤにより行う。なお、接着層１２２
と配線層１２３とを、ＷＦ₆を用いたＣＶＤによるＷで
形成してもよく、コンタクトホール１２２の内部をＷで
埋め込み、配線層１２３をＡｌで形成してもよい。反射
防止膜１２４は、厚さ２０ｎｍのＴｉＮ膜である。

【０１３３】配線層１２３を含む積層構造を覆うように
層間絶縁膜１３０が形成されている。層間絶縁膜１３０
の上に配線１３１が形成されている。配線１３１は、層
間絶縁膜１３０に形成されたコンタクトホールを介して
下層の配線に接続されている。

【０１３４】上記第８の実施例では、ロジック領域Ｌ内
の局所配線１１５とメモリ領域Ｍのバリア層１５とを同
時に堆積し、パターニングする。このため、露光マスク
の枚数及び製造工程数を削減することができる。

【０１３５】図２６は、第９の実施例による半導体装置
の断面図を示す。図２６の左半分がメモリ領域Ｍであ
り、右半分がロジック領域Ｌである。メモリ領域Ｍの構
成は、図１２に示す第５の実施例のメモリ領域Ｍの構成
と同様である。ロジック領域Ｌに、第８の実施例と同様
のＭＯＳトランジスタ１０３及びゲート電極１１０が形
成されている。

【０１３６】ゲート電極１１０及びＭＯＳトランジスタ
１０３が、ＳｉＯ₂からなる層間絶縁膜６０で覆われて
いる。層間絶縁膜６０は、メモリ領域Ｍ内のＭＯＳトラ
ンジスタ３及びワード線１０をも覆う。ＭＯＳトランジ
スタ１０３のソース領域１０３Ｓ及びゲート電極１１０
に対応する領域に、それぞれ層間絶縁膜６０と上部絶縁
膜１１１とを貫通するコンタクトホール１４０及び１４
１が形成されている。コンタクトホール１４０及び１４
１は、メモリ領域Ｍ内のコンタクトホール６１と同時に
形成される。なお、コンタクトホール１４１は、層間絶
縁膜６０をエッチングした後、さらに上部絶縁膜１１１
をエッチングすることにより形成される。

【０１３７】コンタクトホール１４０及び１４１内が、
例えばＷからなる導電性部材１４２及び１４３で埋め込
まれている。

【０１３８】層間絶縁膜６０の上に、導電性部材１４２
と１４３とを接続する配線１５０が形成されている。配
線１５０の形成は、メモリ領域Ｍ内のバリア層６３の形
成と共通の成膜及びパターニング処理によって行われ
る。なお、第１の実施例では、バリア層６３を厚さ５０
ｎｍのＴｉＮ膜としたが、厚さ１０ｎｍのＴｉ膜と厚さ
５０ｎｍのＴｉＮ膜との２層構造としてもよい。

【０１３９】配線１５０を覆うように、層間絶縁膜６０
の上に層間絶縁膜６５が形成されている。層間絶縁膜６
５に、配線１５０の表面の一部を露出させるコンタクト
ホール１５１が形成されている。コンタクトホール１５
１は、メモリ領域Ｍ内のコンタクトホール６６と同時に
形成される。

【０１４０】コンタクトホール１５１内が、ルテニウム
からなる導電性部材１５２で埋め込まれている。導電性
部材１５２の形成は、メモリ領域Ｍ内の導電性部材６７
の形成と同一の工程で行われる。

【０１４１】層間絶縁膜６５の上に、導電性部材１５２
に接続された配線１６０が形成されている。配線１６０
の形成は、電荷蓄積電極７０の形成と共通の成膜及びパ
ターニング処理によって行われる。メモリ領域Ｍ内のＢ
ＳＴからなる容量絶縁膜７１とルテニウムからなるプレ
ート電極７２のパターニングは、ロジック領域Ｌをマス
クしないで、イオンミリングにより行う。配線１６０の
上面には、容量絶縁膜とプレート電極が残らないが、側
面上には、ＢＳＴ膜１６１とルテニウム膜１６２が残
る。なお、Ｃｌ₂とＯ₂を用いた等方性のＲＩＥによ
り、ルテニウム膜１６２を除去してもよい。

【０１４２】プレート電極７２及び配線１６０を覆うよ
うに、層間絶縁膜６５の上にＳｉＯ ₂からなる厚さ１０
００ｎｍの層間絶縁膜１７０が形成されている。メモリ
領域Ｍにおいては、層間絶縁膜１７０に形成されたコン
タクトホール１７１を介して、プレート電極７２が、層
間絶縁膜１７０上の配線１７２に接続されている。ロジ
ック領域Ｌにおいては、層間絶縁膜１７０の上に他の配
線１７３が形成されている。

【０１４３】上記第９の実施例では、ロジック領域Ｌの
配線１６０の下に、バリア層６３と同一の層内に配置さ
れた配線１５０が形成されている。配線１５０の上下の
層間絶縁膜６０と６５の各々に、独立してコンタクトホ
ールが形成されるため、各コンタクトホールを浅くし、
アスペクト比を小さくすることができる。

【０１４４】さらに、配線１６０が、メモリ領域Ｍ内の
電荷蓄積電極７０と同一の配線層内に配置されている。
このため、プレート電極７２よりも上の配線層で配線す
る場合に比べて、コンタクトホールを浅くすることがで
きる。また、電荷蓄積電極７０と同一の工程で配線１６
０を形成することができるため、工程数を削減すること
が可能になる。

【０１４５】ルテニウムの室温における抵抗率は７．２
μΩｃｍであり、タングステンの抵抗率の高々約１．３
倍、アルミニウムの抵抗率の高々約２．７倍である。従
って、比較的近接配置された素子を接続する場合であれ
ば、配線抵抗を十分低くすることができる。

【０１４６】図２７は、第１０の実施例による半導体装
置の断面図を示す。本実施例による半導体装置のメモリ
領域Ｍは、図１５に示す第７の実施例によるメモリ領域
Ｍと同様の構成である。すなわち、層間絶縁膜６０と６
５との間に、ビット線９０が配置されている。ロジック
領域Ｌにおいては、図２６に示す第９の実施例の配線１
５０の代わりに、ビット線９０の形成と共通の成膜及び
パターニング処理によって形成された配線１５０ａが設
けられている。その他の構成は、第９の実施例の場合と
同様である。

【０１４７】ロジック領域Ｌにおいて、配線１５０ａと
同一の層内で配線を行わず、シリコン基板１の表面から
配線１６０の層内の他の配線に直接接続する場合もあり
得る。この場合、両者は、メモリ領域Ｍ内の導電性部材
６２、バリア層９２、及び導電性部材６７による電荷蓄
積電極７０とドレイン領域３Ｄとの接続構成と同様の構
成によって接続される。第１０の実施例においても、第
９の実施例と同様の効果を得られる。

【０１４８】図２７では、メモリセル部Ｍの構成を図１
７に示す第７の実施例の構成と同様としたが、図２１に
示す第７の実施例の第２の変形例若しくは図２３に示す
第７の実施例の第３の変形例と同様の構成としてもよ
い。図２７の場合には、メモリ領域Ｍにおいてバリア層
９７をパターニングする際に、ロジック領域Ｌ内のバリ
ア層９７をすべて除去する。しかし、エッチングが完全
な等方性でない場合には、配線１５０ａの側壁上にバリ
ア層９７が残ってしまう場合がある。残留したバリア層
９７は浮遊容量の原因になり、信号伝搬遅延を増大させ
る要因になる。

【０１４９】図２１に示す第７の実施例の第２の変形例
の場合には、ビット線９０による段差部が絶縁材９７で
埋め込まれ、バリア層９２を形成する下地表面が平坦化
されている。このため、ロジック領域Ｌ内において、不
要なバリア層９２の残留を防止することができる。

【０１５０】図２３に示す第７の実施例の第３の変形例
の場合には、バリア層９２の堆積をビット線９０の堆積
よりも前に行うため、ビット線９０の側壁上にバリア層
９２が残留しない。このため、浮遊容量の増加を防止す
ることができる。

【０１５１】図２８は、第１１の実施例による半導体装
置の断面図を示す。本実施例の場合には、キャパシタの
電荷蓄積電極７０ａが、図５に示す第２の実施例の場合
と同様に、底面部と筒状の側面部とにより構成されてい
る。電荷蓄積電極７０ａの表面を容量絶縁膜７１ａが覆
い、その表面をプレート電極７２ａが覆っている。

【０１５２】メモリ領域Ｍのその他の構成は、第９の実
施例の場合と同様である。第９の実施例では、ロジック
領域Ｌ内の配線１６０が、電荷蓄積電極７０と同一の工
程で形成された。本実施例の場合には、配線１６０の代
わりに、配線１６０ａがプレート電極７２ａと同一の工
程で形成される。このような構成は、図７（Ａ）のシリ
コン酸化膜３６及びシリコン窒化膜３５を除去する工程
で、ロジック領域Ｌ内に堆積したこれらの膜を同時に除
去し、プレート電極７２ａ及び配線１６０ａの堆積を行
う前に、ロジック領域Ｌ内に堆積している容量絶縁膜７
１ａを除去することにより形成される。

【０１５３】第１１の実施例においても、第９の実施例
と同様の効果を得られる。配線１６０ａを電荷蓄積電極
７０ａと同一の工程で形成する場合には、配線１６０ａ
の厚さが電荷蓄積電極７０ａの好適な厚さによって制限
される。このため、配線１６０ａを厚くすることが困難
になり、配線抵抗が高くなってしまう。本実施例のよう
に、配線１６０ａをプレート電極７２ａの形成と同一の
工程で形成することにより、配線１６０ａを十分厚くす
ることができ、配線抵抗を低減させることが可能にな
る。

【０１５４】図２９は、第１２の実施例による半導体装
置の断面図を示す。メモリ領域Ｍ内の導電性部材６７及
び電荷蓄積電極７０ａが、図１１に示す第４の実施例の
場合と同様の方法で形成される。層間絶縁膜６５と電荷
蓄積電極７０ａとの間には、図１１（Ａ）のシリコン窒
化膜５１に相当するシリコン窒化膜１８０が挿入されて
いる。

【０１５５】シリコン窒化膜１８０は、ロジック領域Ｌ
においても層間絶縁膜６５の表面を覆っている。ロジッ
ク領域Ｌのシリコン窒化膜１８０の上には、図１１
（Ａ）のシリコン酸化膜５２に相当するシリコン酸化膜
１８１が残っている。シリコン酸化膜１８１は、ロジッ
ク領域Ｌ内においては、層間絶縁膜として位置づけられ
る。配線１５０の一部に対応する領域に、シリコン酸化
膜１８１、シリコン窒化膜１８０、及び層間絶縁膜６５
を貫通するコンタクトホール１５１が形成されている。
コンタクトホール１５１は、図１１（Ａ）の貫通孔５
４、開口５３、及びコンタクトホール１７の形成と同様
の方法で形成される。

【０１５６】コンタクトホール１５１内に、導電性部材
１５２が埋め込まれている。導電性部材１５２の形成
は、メモリ領域Ｍ内の導電性部材６６の形成と同一の工
程で行われる。

【０１５７】シリコン酸化膜１８１の上に、導電性部材
１５２に接続された配線１８２が形成されている。配線
１８２は、メモリ領域Ｍ内のプレート電極７２ａの形成
と共通の成膜及びパターニング処理により形成される。
ただし、ロジック領域Ｌにおいては、配線１８２を堆積
する前にシリコン基板１８１の上の容量絶縁膜７１ａを
除去しておく。第１２の実施例においても、第９の実施
例と同様の効果を得られる。

【０１５８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１５９】

【発明の効果】以上説明したように、本発明によれば、
半導体領域と、その上の層間絶縁膜に形成されたコンタ
クトホールを埋める導電性部材との間にバリア層が配置
される。バリア層により半導体領域の組成物と導電性部
材の組成物との相互拡散を防止できる。このバリア層
が、層間絶縁膜の上に露出しないため、層間絶縁膜形成
後の酸化性雰囲気中での処理時に、バリア層が酸化され
ることを防止できる。このため、半導体領域と導電性部
材との間の良好な電気的接続を得ることが可能になる。

【０１６０】メモリ素子とロジック回路素子とを１チッ
プ上に形成する場合、メモリ領域内の配線とロジック領
域内の配線とを同一配線層内に配置する。このため、工
程数を削減することができる。また、ロジック領域内に
おけるコンタクトホールのアスペクト比を小さくするこ
とができ、歩留り向上を図ることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＤＲＡＭの１つの
メモリセルの断面図である。

【図２】第１の実施例によるＤＲＡＭのメモリセルの製
造方法を説明するための断面図である。

【図３】第１の実施例によるＤＲＡＭのメモリセルの製
造方法を説明するための断面図である。

【図４】第１の実施例の変形例によるＤＲＡＭのメモリ
セルの製造方法を説明するための断面図である。

【図５】本発明の第２の実施例によるＤＲＡＭの１つの
メモリセルの断面図である。

【図６】第２の実施例によるＤＲＡＭのメモリセルの製
造方法を説明するための断面図である。

【図７】第２の実施例によるＤＲＡＭのメモリセルの製
造方法を説明するための断面図である。

【図８】本発明の第３の実施例によるＤＲＡＭの１つの
メモリセルの断面図である。

【図９】第３の実施例によるＤＲＡＭのメモリセルの製
造方法を説明するための断面図である。

【図１０】第３の実施例によるＤＲＡＭのメモリセルの
製造方法を説明するための断面図である。

【図１１】本発明の第４の実施例によるＤＲＡＭの１つ
のメモリセルの製造方法を説明するための断面図であ
る。

【図１２】本発明の第５の実施例によるＤＲＡＭの１つ
のメモリセルの断面図である。

【図１３】第５の実施例によるＤＲＡＭのメモリセルの
製造方法を説明するための断面図である。

【図１４】本発明の第６の実施例によるＤＲＡＭの１つ
のメモリセルの断面図である。

【図１５】本発明の第７の実施例によるＤＲＡＭの１つ
のメモリセルの断面図である。

【図１６】本発明の第７の実施例によるＤＲＡＭのメモ
リセルの平面配置を説明するための図である。

【図１７】図１６に示すＤＲＡＭのメモリセルの断面図
である。

【図１８】本発明の第７の実施例によるＤＲＡＭの１つ
のメモリセルの製造方法を説明するための基板の断面図
である。

【図１９】本発明の第７の実施例の第１の変形例による
ＤＲＡＭの１つのメモリセルの断面図である。

【図２０】本発明の第７の実施例の第１の変形例による
ＤＲＡＭの１つのメモリセルの製造方法を説明するため
の基板の断面図である。

【図２１】本発明の第７の実施例の第２の変形例による
ＤＲＡＭの１つのメモリセルの断面図である。

【図２２】本発明の第７の実施例の第２の変形例による
ＤＲＡＭの１つのメモリセルの製造方法を説明するため
の断面図である。

【図２３】本発明の第７の実施例の第３の変形例による
ＤＲＡＭの１つのメモリセルの断面図である。

【図２４】本発明の第７の実施例の第３の変形例による
ＤＲＡＭの１つのメモリセルの製造方法を説明するため
の基板の断面図である。

【図２５】本発明の第８の実施例による半導体装置の断
面図である。

【図２６】本発明の第９の実施例による半導体装置の断
面図である。

【図２７】本発明の第１０の実施例による半導体装置の
断面図である。

【図２８】本発明の第１１の実施例による半導体装置の
断面図である。

【図２９】本発明の第１２の実施例による半導体装置の
断面図である。

【符号の説明】

１シリコン基板２フィールド酸化膜３、１０３ＭＯＳトランジスタ３Ｇ、１０３Ｇゲート電極３Ｓ、１０３Ｓソース領域３Ｄ、１０３Ｄドレイン領域３Ｉゲート絶縁膜４、１１、９１Ａ、９８Ａ、１０４、１１１上部絶縁
膜５、１２、９１Ｂ、９８Ｂ、１０５、１１２サイドウ
ォール絶縁膜１０ワード線１５、６３、８０、９２バリア層１６、６０、６５、１２０、１３０、１７０層間絶縁
膜１７、４５、６１、６６、８２、９９、１２１、１４
０、１４１、１５１、１７１コンタクトホール１８、４０、６２、６７、８３、１４２、１４３、１５
２導電性部材２０、３０、７０電荷蓄積電極２１、３１、７１容量絶縁膜２２、３２、７２プレート電極２５、３７、４３レジストパターン２６ハードマスクパターン３５、４１、５１シリコン窒化膜３６、４２、５２シリコン酸化膜３８、５４貫通孔３９、５６充填材５３開口５５ルテニウム膜８０Ａ、８１ＡＷＳｉ層若しくはＷ層８０Ｂ、８１ＢＴｉＮ層８１、９０ビット線９１ビット線被覆絶縁膜９５活性領域９６導電材９７絶縁材９８バリア層被覆絶縁膜１１０ゲート電極１３１、１５０、１５０ａ、１６０、１６０ａ、１７
２、１７３、１８２配線１１５局所配線１２２接着層１２３配線層１２４反射防止膜１６１ＢＳＴ膜１６２ルテニウム膜１８０シリコン窒化膜１８１シリコン酸化膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/10 ６８１Ｆ

Claims

【特許請求の範囲】

【請求項１】表面に絶縁領域と半導体領域とが表出し
た基板と、前記基板の表面のうち少なくとも半導体領域の表面上に
形成されたバリア層と、前記バリア層を覆うように、前記基板上に形成された第
１の層間絶縁膜と、前記第１の層間絶縁膜を貫通し、前記バリア層の外周よ
りも内側に配置された底面を有する第１のコンタクトホ
ールと、前記第１のコンタクトホール内に埋め込まれた第１の導
電性部材とを有し、前記バリア層が、前記半導体領域の組成物と前記第１の
導電性部材の組成物との相互拡散を防止し、かつ導電性
を有する半導体装置。
【請求項２】前記第１の導電性部材が、前記バリア層
の材料よりも酸化されにくい材料により形成されている
請求項１に記載の半導体装置。
【請求項３】さらに、前記基板の表面に形成され、ソ
ース領域、ドレイン領域、及びゲート電極を含むＭＯＳ
トランジスタを有し、前記半導体領域が、前記ＭＯＳトランジスタのソース領
域またはドレイン領域である請求項１または２に記載の
半導体装置。
【請求項４】前記バリア層が、前記ＭＯＳトランジス
タのゲート電極の上面の一部の領域上まで延在し、さらに、前記バリア層と前記ゲート電極との重なる領域
において、該バリア層と該ゲート電極との間に配置さ
れ、両者間を電気的に絶縁するゲート被覆絶縁膜を有す
る請求項３に記載の半導体装置。
【請求項５】前記基板が、ソース領域、ドレイン領域、及びゲート電極を含むＭＯ
Ｓトランジスタを表面に有する下地基板と、前記下地基板の表面上に、前記ＭＯＳトランジスタを覆
うように形成された第２の層間絶縁膜と、前記第２の層間絶縁膜を貫通し、前記ＭＯＳトランジス
タのソース領域またはドレイン領域の表面の少なくとも
一部を底面に有する第２のコンタクトホールと、前記第２のコンタクトホール内に埋め込まれ、上面が前
記基板の表面の前記半導体領域を画定する第２の導電性
プラグとを有する請求項１または２に記載の半導体装
置。
【請求項６】さらに、前記第１の層間絶縁膜の上に形成され、前記第１の導電
性部材に電気的に接続された電荷蓄積電極と、前記電荷蓄積電極の表面を覆い、誘電体材料により形成
された容量絶縁膜と、前記容量絶縁膜の表面上に形成され、前記電荷蓄積電極
とともにキャパシタを構成するプレート電極とを有する
請求項３〜５のいずれかに記載の半導体装置。
【請求項７】前記電荷蓄積電極が、少なくとも前記第１の導電性部材の上面に密着する底面
部と、前記底面部の外周において、該底面部に結合する筒状の
側面部とを有する請求項６に記載の半導体装置。
【請求項８】前記第１の導電性部材の上端が、前記第
１の層間絶縁膜の上面よりも上に突出し、さらに、前記第１の導電性部材の突出部の表面を覆い、誘電体材
料により形成された容量絶縁膜と、前記容量絶縁膜の表面上に形成され、前記第１の導電性
部材の突出部とともにキャパシタを構成するプレート電
極とを有する請求項３〜５のいずれかに記載の半導体装
置。
【請求項９】さらに、前記第２の層間絶縁膜を貫通し、前記ＭＯＳトランジス
タのソース領域とドレイン領域のうち前記第２の導電性
プラグに接続されていない方の領域の表面の少なくとも
一部を底面に有する第３のコンタクトホールと、前記第３のコンタクトホール内に埋め込まれた第３の導
電性プラグと、前記第２の層間絶縁膜と第１の層間絶縁膜との間に配置
され、前記第３の導電性プラグに電気的に接続された配
線とを有する請求項５に記載の半導体装置。
【請求項１０】さらに、前記バリア層の下に配置され
た該バリア層と同一パターンの導電層を有し、前記配線が、前記導電層と同時に形成された下層、及び
前記バリア層と同時に形成された上層とを含む積層構造
を有する請求項９に記載の半導体装置。
【請求項１１】前記バリア層と前記配線との間に配置
され、両者間を電気的に絶縁する配線被覆絶縁膜を有す
る請求項９に記載の半導体装置。
【請求項１２】メモリ素子が配置されるメモリ領域
と、ロジック回路素子が配置されるロジック領域とが表
面内に画定された半導体基板と、前記半導体基板のメモリ領域内に形成された第１のＭＯ
Ｓトランジスタと、前記第１のＭＯＳトランジスタのドレイン領域の表面を
覆うバリア層と、前記半導体基板のロジック領域内に形成された第２のＭ
ＯＳトランジスタと、前記半導体基板のロジック領域内に形成された導電性領
域と、前記第２のＭＯＳトランジスタのソース若しくはドレイ
ン領域と前記導電性領域とを接続する局所配線と、前記バリア層と前記局所配線とを覆うように、前記半導
体基板の上に形成された層間絶縁膜と、前記層間絶縁膜を貫通し、前記バリア層の外周よりも内
側に配置された底面を有するコンタクトホールと、前記コンタクトホール内に埋め込まれた導電性部材と、前記層間絶縁膜の上に形成され、前記導電性部材に接続
された電荷蓄積電極と、前記電荷蓄積電極の表面を覆い、誘電体材料により形成
された容量絶縁膜と、前記容量絶縁膜を介して前記電荷蓄積電極に対向するよ
うに配置され、前記電荷蓄積電極とともにキャパシタを
構成するプレート電極とを有する半導体装置。
【請求項１３】前記局所配線が、前記バリア層と同一
の材料で形成されている請求項１２に記載の半導体装
置。
【請求項１４】前記キャパシタを覆うように、前記層
間絶縁膜の上に形成された他の層間絶縁膜と、前記層間絶縁膜及び他の層間絶縁膜を貫通し、前記局所
配線の表面の少なくとも一部を底面とする他のコンタク
トホールと、前記他の層間絶縁膜の上に形成され、前記他のコンタク
トホールを介して前記局所配線に接続された配線とを有
する請求項１２または１３に記載の半導体装置。
【請求項１５】メモリ素子が配置されるメモリ領域
と、ロジック回路素子が配置されるロジック領域とが表
面内に画定された半導体基板と、前記半導体基板のメモリ領域内に形成された第１のＭＯ
Ｓトランジスタと、前記半導体基板のロジック領域内に形成された第２のＭ
ＯＳトランジスタと、前記半導体基板のロジック領域内に形成された導電性領
域と、前記第１及び第２のＭＯＳトランジスタ、及び前記導電
性領域を覆うように、前記半導体基板の上に形成された
下層層間絶縁膜と、前記下層層間絶縁膜を貫通し、前記第１のＭＯＳトラン
ジスタのドレイン領域の表面の少なくとも一部の領域を
底面とする第１のコンタクトホールと、前記第１のコンタクトホール内に埋め込まれた第１の導
電性部材と、前記下層層間絶縁膜を貫通し、前記第２のＭＯＳトラン
ジスタのソース若しくはドレイン領域の表面の少なくと
も一部の領域を底面とする第２のコンタクトホールと、前記第２のコンタクトホール内に埋め込まれた第２の導
電性部材と、前記下層層間絶縁膜を貫通し、前記導電性領域の表面の
少なくとも一部の領域を底面とする第３のコンタクトホ
ールと、前記第３のコンタクトホール内に埋め込まれた第３の導
電性部材と、前記下層層間絶縁膜の上に形成され、前記第１の導電性
部材の上面を覆うバリア層と、前記下層層間絶縁膜の上に形成され、前記第２の導電性
部材の上面若しくは前記第３の導電性部材の上面に接続
された第１の配線と、前記バリア層及び前記第１の配線を覆うように、前記下
層層間絶縁膜の上に形成された上層層間絶縁膜と、前記上層層間絶縁膜を貫通し、前記バリア層の外周より
も内側に配置された底面を有する第４のコンタクトホー
ルと、前記第４のコンタクトホール内に埋め込まれた第４の導
電性部材と、前記上層層間絶縁膜を貫通し、前記第１の配線の表面の
一部の領域を底面とする第５のコンタクトホールと、前記第５のコンタクトホール内に埋め込まれた第５の導
電性部材と、前記上層層間絶縁膜の上に形成され、前記第４の導電性
部材に接続された電荷蓄積電極と、前記電荷蓄積電極の表面を覆い、誘電体材料により形成
された容量絶縁膜と、前記容量絶縁膜を介して前記電荷蓄積電極に対向するよ
うに形成され、前記電荷蓄積電極とともにキャパシタを
構成するプレート電極と、前記上層層間絶縁膜の上に形成され、前記第５の導電性
部材に接続された第２の配線とを有する半導体装置。
【請求項１６】前記第１の配線が、前記バリア層と同
一の材料で形成されている請求項１５に記載の半導体装
置。
【請求項１７】前記第２の配線が、前記電荷蓄積電極
と同一の材料で形成されている請求項１５または１６に
記載の半導体装置。
【請求項１８】前記電荷蓄積電極が、前記第４の導電
性部材の上面に密着する底面部と、前記底面部の外周に
おいて該底面部に結合する筒状の側面部とを有し、前記第２の配線が、前記プレート電極と同一の材料で形
成されている請求項１５または１６に記載の半導体装
置。
【請求項１９】さらに、前記下層層間絶縁膜を貫通し、前記第１のＭＯＳトラン
ジスタのソース領域の表面の一部の領域を底面とする第
６のコンタクトホールと、前記第６のコンタクトホール内に埋め込まれた第６の導
電性部材と、前記下層層間絶縁膜の上に形成され、前記第６の導電性
部材に接続されたビット線とを有し、前記第１の配線が、前記ビット線と同一の材料で形成さ
れている請求項１５に記載の半導体装置。
【請求項２０】さらに、前記上層層間絶縁膜の上に配
置され、該上層層間絶縁膜とはエッチング耐性の異なる
材料で形成されたエッチング停止層を有し、前記電荷蓄積電極が、前記エッチング停止層の上に配置
され、さらに、前記ロジック領域内において、前記エッチング
停止層の上に配置され、前記エッチング停止層とはエッ
チング耐性の異なる材料で形成された他の層間絶縁膜を
有し、前記第５のコンタクトホールが、前記他の層間絶縁膜及
び前記エッチング停止層をも貫通し、前記第２の配線が、前記プレート電極と同一の材料で形
成されている請求項１５に記載の半導体装置。
【請求項２１】表面に絶縁領域と半導体領域とが表出
した基板を準備する工程と、前記基板の表面のうち、少なくとも半導体領域の表面を
覆う導電性のバリア層を形成する工程と、前記バリア層を覆うように、前記基板の表面上に第１の
層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に、前記バリア層の上面の少なく
とも一部の領域を露出させる第１のコンタクトホールを
形成する工程と、前記第１のコンタクトホール内に埋め込まれた第１の導
電性部材を形成する工程とを含み、前記バリア層が、前記半導体領域の組成物と前記第１の
導電性部材の組成物との相互拡散を防止する材料で形成
されている半導体装置の製造方法。
【請求項２２】さらに、前記第１の導電性部材の上面及びその周辺領域上に、導
電性材料により形成された電荷蓄積電極を形成する工程
と、前記電荷蓄積電極を覆うように、前記第１の層間絶縁膜
の上に、誘電体材料からなる容量絶縁膜を形成する工程
と、前記容量絶縁膜の上に、前記電荷蓄積電極と共にキャパ
シタを構成するプレート電極を形成する工程とを含む請
求項２１に記載の半導体装置の製造方法。
【請求項２３】前記電荷蓄積電極を形成する工程が、前記第１の導電性部材の上面及び第１の層間絶縁膜の上
面を覆う第１の薄膜を形成する工程と、前記第１の薄膜に、少なくとも前記第１の導電性部材の
上面が露出するように第１の貫通孔を形成する工程と、前記第１の貫通孔の底面上及び側面上に、第１の導電膜
を形成する工程と、前記第１の薄膜を除去し、前記第１の導電膜からなる前
記電荷蓄積電極を形成する工程とを含む請求項２２に記
載の半導体装置の製造方法。
【請求項２４】前記第１の層間絶縁膜を形成する工程
の後、さらに、前記第１の層間絶縁膜の上に、第２の薄膜を堆積する工
程と、前記第１のコンタクトホールを形成すべき領域におい
て、前記第２の薄膜を貫通し、前記第１のコンタクトホ
ールと共に前記第２の薄膜と前記第１の層間絶縁膜との
２層を貫通する第２の貫通孔を形成する工程を含み、前記第１の導電性部材を形成する工程において、前記第
２の貫通孔の内部にも導電性材料を埋め込み、上端が前
記第１の層間絶縁膜の上面よりも上に突出する前記第１
の導電性部材を形成し、該第１の導電性部材を形成する工程の後、さらに、前記第２の薄膜を除去し、前記第１の層間絶縁膜の上面
よりも上に突出した前記第１の導電性部材の突出部を残
す工程と、前記第１の導電性部材の突出部を覆うように、前記第１
の層間絶縁膜の上に、誘電体材料からなる容量絶縁膜を
形成する工程と、前記容量絶縁膜の上に、前記第１の導電性部材の突出部
と共にキャパシタを構成するプレート電極を形成する工
程とを含む請求項２１に記載の半導体装置の製造方法。
【請求項２５】前記第１の層間絶縁膜を形成する工程
の後、さらに、前記第１の層間絶縁膜の上に、第３の薄膜を堆積する工
程と、前記第１のコンタクトホールを形成すべき領域において
前記第３の薄膜を貫通する第３の貫通孔を形成する工程
とを含み、前記第１のコンタクトホールを形成する工程において、
前記第３の貫通孔の底面のうち一部の領域にのみ前記第
１のコンタクトホールを形成し、前記第１の導電性部材を形成する工程において、前記第
１のコンタクトホールの内部を埋め込むとともに、前記
第３の貫通孔の底面上と側面上にも該第１の導電性部材
と同一材料を堆積し、該第１の導電性部材に結合した第
２の導電膜を形成する工程と、前記第３の薄膜を除去し、前記第２の導電膜を残す工程
と、前記第２の導電膜の表面を覆うように、前記第１の層間
絶縁膜の上に、誘電体材料からなる容量絶縁膜を形成す
る工程と、前記容量絶縁膜の上に、前記第２の導電膜と共にキャパ
シタを構成するプレート電極を形成する工程とを含む請
求項２１に記載の半導体装置の製造方法。
【請求項２６】前記支持基板を準備する工程が、半導体表面を有する下地基板の該半導体表面領域に、ソ
ース領域、ドレイン領域、及びゲート電極を含むＭＯＳ
トランジスタを形成する工程と、前記下地基板の表面上に、前記ＭＯＳトランジスタを覆
うように第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を貫通し、前記ＭＯＳトランジス
タのソース領域及びドレイン領域のうち一方の領域の表
面の少なくとも一部を底面に有する第２のコンタクトホ
ールを形成する工程と、前記第２のコンタクトホール内に導電材料を埋め込み、
上面が前記支持基板の表面の前記半導体領域を画定する
第２の導電性プラグを形成する工程とを含む請求項２１
〜２５のいずれかに記載の半導体装置の製造方法。
【請求項２７】前記第２のコンタクトホールを形成す
る工程が、さらに、前記第２のコンタクトホールの形成
とともに、前記ＭＯＳトランジスタのソース領域及びド
レイン領域のうち前記第２の導電性プラグに接続されて
いない方の領域の表面の少なくとも一部を底面に有する
第３のコンタクトホールを形成する工程を含み、前記第２の導電性プラグを形成する工程が、さらに、前
記第２のコンタクトホール内を埋め込むとともに前記第
３のコンタクトホール内も埋め込み、該第３のコンタク
トホール内に第３の導電性プラグを形成する工程を含
み、前記第２の導電性プラグを形成する工程の後、前記第１
の層間絶縁膜を形成する工程の前に、さらに、前記第２
の層間絶縁膜の表面上に、前記第３の導電性プラグと電
気的に接続された配線を形成する工程を含む請求項２６
に記載の半導体装置の製造方法。
【請求項２８】前記配線を形成する工程が、さらに、
前記配線と共に、前記第２の層間絶縁膜の表面上に、前
記第２の導電性プラグに電気的に接続された第３の導電
膜を形成する工程を含み、前記バリア層を形成する工程が、さらに、前記第３の導
電膜の上面上に前記バリア層を形成するとともに、前記
配線の上面上にも該バリア層と同一材料からなる第４の
導電膜を形成する工程を含む請求項２７に記載の半導体
装置の製造方法。
【請求項２９】前記配線を形成する工程の後、さら
に、前記配線の表面を覆う配線被覆絶縁膜を形成する工
程を含み、前記バリア層を形成する工程において、前記配線の上面
の一部の領域上まで延在し、前記配線被覆絶縁膜によっ
て前記配線と電気的に絶縁されるように前記バリア層を
形成する請求項２７に記載の半導体装置の製造方法。
【請求項３０】メモリ素子を配置するメモリ領域とロ
ジック回路素子を配置するロジック領域が表面内に画定
された半導体基板を準備する工程と、前記半導体基板のメモリ領域内に第１のＭＯＳトランジ
スタを形成し、前記ロジック領域内に第２のＭＯＳトラ
ンジスタと導電性領域とを形成する工程と、前記第１のＭＯＳトランジスタのドレイン領域の表面を
覆うバリア層、及び前記第２のＭＯＳトランジスタのソ
ース若しくはドレイン領域と前記導電性領域とを接続す
る局所配線を、共通の成膜及びパターニング処理で形成
する工程と、前記バリア層及び前記局所配線を覆うように、前記半導
体基板の上に層間絶縁膜を形成する工程と、前記層間絶縁膜に、前記バリア層の上面の少なくとも一
部の領域を露出させるコンタクトホールを形成する工程
と、前記層間絶縁膜の上に、電荷蓄積電極が、前記コンタク
トホールを介して前記導電性部材に接続されたキャパシ
タを形成する工程とを有する半導体装置の製造方法。
【請求項３１】メモリ素子を配置するメモリ領域とロ
ジック回路素子を配置するロジック領域が表面内に画定
された半導体基板を準備する工程と、前記半導体基板のメモリ領域内に第１のＭＯＳトランジ
スタを形成し、前記ロジック領域内に第２のＭＯＳトラ
ンジスタと導電性領域とを形成する工程と、前記第１及び第２のＭＯＳトランジスタ、及び前記導電
性領域を覆うように、前記半導体基板の上に下層層間絶
縁膜を形成する工程と、前記下層層間絶縁膜に、前記第１のＭＯＳトランジスタ
のドレイン領域の表面の少なくとも一部の領域を露出さ
せる第１のコンタクトホール、前記第２のＭＯＳトラン
ジスタのソース若しくはドレイン領域の表面の少なくと
も一部の領域を露出させる第２のコンタクトホール、及
び前記導電性領域の少なくとも一部の表面を露出させる
第３のコンタクトホールを形成する工程と、前記第１〜第３のコンタクトホール内に、それぞれ第１
〜第３の導電性部材を埋め込む工程と、前記下層層間絶縁膜の上に、前記第１の導電性部材に接
続されたバリア層、及び前記第２の導電性部材の上面若
しくは第３の導電性部材の上面に接続された第１の配線
を、共通の成膜及びパターニング処理で形成する工程
と、前記下層層間絶縁膜の上に、前記バリア層と前記第１の
配線を覆うように、上層層間絶縁膜を形成する工程と、前記上層層間絶縁膜に、前記バリア層の少なくとも一部
の表面を露出させる第４のコンタクトホール、及び前記
第１の配線の少なくとも一部の領域を露出させる第５の
コンタクトホールを形成する工程と、前記上層層間絶縁膜の上に、電荷蓄積電極が前記第４の
コンタクトホールを介して前記バリア層に接続されたキ
ャパシタを形成する工程とを有する半導体装置の製造方
法。
【請求項３２】前記第４及び第５のコンタクトホール
を形成する工程の後、該第４及び第５のコンタクトホー
ル内を、それぞれ第４及び第５の導電性部材で埋め込む
工程を含み、前記キャパシタを形成する工程が、前記上層層間絶縁膜の上に、前記第４の導電性部材に接
続された電荷蓄積電極を形成すると共に、該電荷蓄積電
極の形成と共通の成膜及びパターニング処理により、前
記第５の導電性部材に接続された第２の配線を形成する
工程と、前記電荷蓄積電極を覆う容量絶縁膜を形成する工程と、前記容量絶縁膜を介して前記電荷蓄積電極に対向するプ
レート電極を形成する工程とを含む請求項３１に記載の
半導体装置の製造方法。
【請求項３３】前記キャパシタを形成する工程が、前記上層層間絶縁膜の上に、前記第４のコンタクトホー
ルを介して前記バリア層に接続された電荷蓄積電極を形
成する工程と、前記電荷蓄積電極の表面を覆う容量絶縁膜を形成する工
程と、前記容量絶縁膜を介して前記電荷蓄積電極に対向するプ
レート電極を形成するとともに、該プレート電極の形成
と共通の成膜及びパターニング処理によって前記第５の
コンタクトホールを介して前記第１の配線に接続された
第２の配線を形成する工程とを含む請求項３１に記載の
半導体装置の製造方法。
【請求項３４】メモリ素子を配置するメモリ領域とロ
ジック回路素子を配置するロジック領域が表面内に画定
された半導体基板を準備する工程と、前記半導体基板のメモリ領域内に第１のＭＯＳトランジ
スタを形成し、前記ロジック領域内に第２のＭＯＳトラ
ンジスタと導電性領域とを形成する工程と、前記第１及び第２のＭＯＳトランジスタ、及び前記導電
性領域を覆うように、前記半導体基板の上に下層層間絶
縁膜を形成する工程と、前記下層層間絶縁膜に、前記第１のＭＯＳトランジスタ
のドレイン領域の表面の少なくとも一部の領域を露出さ
せる第１のコンタクトホール、前記第２のＭＯＳトラン
ジスタのソース若しくはドレイン領域の表面の少なくと
も一部の領域を露出させる第２のコンタクトホール、前
記導電性領域の少なくとも一部の表面を露出させる第３
のコンタクトホール、及び前記第２のＭＯＳトランジス
タのソース領域の表面の少なくとも一部を露出させる第
４のコンタクトホールを形成する工程と、前記第１〜第４のコンタクトホール内に、それぞれ第１
〜第４の導電性部材を埋め込む工程と、前記下層層間絶縁膜の上に、前記第１の導電性部材の上
面を覆うバリア層を形成する工程と、前記下層層間絶縁膜の上に、前記第４の導電性部材に接
続されたビット線を形成するとともに、ビット線の形成
と共通の成膜及びパターニング処理によって前記第２の
導電性部材若しくは第３の導電性部材の上面に接続され
た第１の配線を形成する工程と、前記下層層間絶縁膜の上に、前記バリア層、前記ビット
線、及び前記第１の配線を覆うように、上層層間絶縁膜
を形成する工程と、前記上層層間絶縁膜に、前記バリア層の少なくとも一部
の表面を露出させる第５のコンタクトホール、及び前記
第１の配線の少なくとも一部の領域を露出させる第６の
コンタクトホールを形成する工程と、前記上層層間絶縁膜の上に、電荷蓄積電極が前記第５の
コンタクトホールを介して前記バリア層に接続されたキ
ャパシタを形成する工程とを有する半導体装置の製造方
法。