JP2001196563A - 脚柱型記憶ノード用コンタクトプラグ及びその製造方法 - Google Patents
脚柱型記憶ノード用コンタクトプラグ及びその製造方法Info
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- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 脚柱型記憶ノード用コンタクトプラグ及びそ
の製造方法を提供する。 【解決手段】 （ａ）基板を提供する工程、（ｂ）基板
上に第１絶縁層を形成する工程、（ｃ）第１絶縁層に埋
込コンタクトを少なくとも１つ形成する工程、（ｄ）一
連の堆積及びエッチングによって、埋込コンタクト内の
基板上に導電層とバリヤー層とを形成する工程（導電層
とバリヤー層とを足した高さは埋込コンタクトの深さよ
りも小さい）、（ｅ）第１絶縁層及びバリヤー層上に順
応的なシード層を形成する工程、（ｆ）第２絶縁層を形
成し、これに埋込コンタクトと連接するようなホールを
形成する工程、（ｇ）シード層上にホールを埋める記憶
ノードを形成する工程、及び（ｈ）第１絶縁層上に位置
する第２絶縁層及びシード層を除去する工程からなる方
法によって、脚柱型記憶ノード及びそのコンタクトプラ
グを製造する。
の製造方法を提供する。 【解決手段】 （ａ）基板を提供する工程、（ｂ）基板
上に第１絶縁層を形成する工程、（ｃ）第１絶縁層に埋
込コンタクトを少なくとも１つ形成する工程、（ｄ）一
連の堆積及びエッチングによって、埋込コンタクト内の
基板上に導電層とバリヤー層とを形成する工程（導電層
とバリヤー層とを足した高さは埋込コンタクトの深さよ
りも小さい）、（ｅ）第１絶縁層及びバリヤー層上に順
応的なシード層を形成する工程、（ｆ）第２絶縁層を形
成し、これに埋込コンタクトと連接するようなホールを
形成する工程、（ｇ）シード層上にホールを埋める記憶
ノードを形成する工程、及び（ｈ）第１絶縁層上に位置
する第２絶縁層及びシード層を除去する工程からなる方
法によって、脚柱型記憶ノード及びそのコンタクトプラ
グを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、プラグに接触する
脚柱型記憶ノード（pedestal type storage node）の構
造及びその製造方法、特に、ホールが浅いシード層（se
ed layer）及び面積の大きい脚柱型記憶ノードからなる
脚柱型記憶ノード用コンタクトプラグに関するものであ
る。
脚柱型記憶ノード（pedestal type storage node）の構
造及びその製造方法、特に、ホールが浅いシード層（se
ed layer）及び面積の大きい脚柱型記憶ノードからなる
脚柱型記憶ノード用コンタクトプラグに関するものであ
る。
【０００２】
【従来の技術】同じ設計規格が適用される条件の下、脚
柱型記憶ノードの電気容量面積は凹型（concave type）
記憶ノードよりも大きいが、現在、従来の方法を用いて
脚柱型記憶ノードを製造する場合、プロフィルの角及び
限界寸法をエッチングする間やずれ（misalignment）に
よってバリヤー層が露出されるときに混乱を生じる傾向
がある。
柱型記憶ノードの電気容量面積は凹型（concave type）
記憶ノードよりも大きいが、現在、従来の方法を用いて
脚柱型記憶ノードを製造する場合、プロフィルの角及び
限界寸法をエッチングする間やずれ（misalignment）に
よってバリヤー層が露出されるときに混乱を生じる傾向
がある。
【０００３】そこで、H.Horri らは、「A Self-aligned
stacked Capacitor using Novel Pt Electroplating M
ethod for 1 Gbit DRAMs and Beyond」（Symp.On VLSI
Tech.,pp.103〜104,1999を参照）に開示されるような記
憶ノードを得ている。図１に示すように、ルテニウム
（Ｒｕ）からなるシード層１３が、直径が１２０ｎｍで
深さが２４０ｎｍである埋込コンタクト（buried conta
ct）１２内に堆積されている。さらに、積層型コンデン
サに用いられる自己整合（self-aligning）Ｐｔ電気め
っき法を用いることにより、白金（Ｐｔ）からなる記憶
ノード１４がＲｕシード層１３上に形成されている。
stacked Capacitor using Novel Pt Electroplating M
ethod for 1 Gbit DRAMs and Beyond」（Symp.On VLSI
Tech.,pp.103〜104,1999を参照）に開示されるような記
憶ノードを得ている。図１に示すように、ルテニウム
（Ｒｕ）からなるシード層１３が、直径が１２０ｎｍで
深さが２４０ｎｍである埋込コンタクト（buried conta
ct）１２内に堆積されている。さらに、積層型コンデン
サに用いられる自己整合（self-aligning）Ｐｔ電気め
っき法を用いることにより、白金（Ｐｔ）からなる記憶
ノード１４がＲｕシード層１３上に形成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上述し
たＰｔ記憶ノードの埋込コンタクト内に堆積によって順
応的なシード層を形成することは、埋込コンタクトの深
さ対幅の比率が大きいため（２４０ｎｍ／１２０ｎｍ＝
２）、極めて困難である。
たＰｔ記憶ノードの埋込コンタクト内に堆積によって順
応的なシード層を形成することは、埋込コンタクトの深
さ対幅の比率が大きいため（２４０ｎｍ／１２０ｎｍ＝
２）、極めて困難である。
【０００５】そこで、本発明は、埋込コンタクト内のシ
ード層が浅い脚柱型記憶ノード用コンタクトプラグ及び
その製造方法を提供することを目的とする。
ード層が浅い脚柱型記憶ノード用コンタクトプラグ及び
その製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明による脚柱型記憶
ノード用コンタクトプラグは、絶縁層、導電層、バリヤ
ー層、シード層、及び記憶ノードからなり、そのうち絶
縁層は少なくとも一つの埋込コンタクトを備えている。
導電層は埋込コンタクト内に形成されている。バリヤー
層は導電層上に形成されており、導電層とバリヤー層と
を足した高さは埋込コンタクトの深さよりも小さい。さ
らに、シード層はバリヤー層上に形成されており、埋込
コンタクトの開口部で上向きに膨らんでいる。脚柱型記
憶ノードはシード層上に形成されている。
ノード用コンタクトプラグは、絶縁層、導電層、バリヤ
ー層、シード層、及び記憶ノードからなり、そのうち絶
縁層は少なくとも一つの埋込コンタクトを備えている。
導電層は埋込コンタクト内に形成されている。バリヤー
層は導電層上に形成されており、導電層とバリヤー層と
を足した高さは埋込コンタクトの深さよりも小さい。さ
らに、シード層はバリヤー層上に形成されており、埋込
コンタクトの開口部で上向きに膨らんでいる。脚柱型記
憶ノードはシード層上に形成されている。
【０００７】この構成では、埋込コンタクトの内部に導
電層とバリヤー層が設けられているため、シード層は埋
込コンタクト内の上部すなわち浅い部位に位置する。こ
のため、シード層の形成が容易になって、欠陥のないシ
ード層を備えたコンタクトプラグとなる。埋込コンタク
トの幅を大きくすることも可能であり、これにより、記
憶ノードの電気容量面積を大きくし、また、コンタクト
プラグによるずれの許容誤差を大きくすることができ
る。
電層とバリヤー層が設けられているため、シード層は埋
込コンタクト内の上部すなわち浅い部位に位置する。こ
のため、シード層の形成が容易になって、欠陥のないシ
ード層を備えたコンタクトプラグとなる。埋込コンタク
トの幅を大きくすることも可能であり、これにより、記
憶ノードの電気容量面積を大きくし、また、コンタクト
プラグによるずれの許容誤差を大きくすることができ
る。
【０００８】本発明による脚柱型記憶ノード用コンタク
トプラグの製造方法は、（ａ）基板を提供する工程、
（ｂ）基板上に第１絶縁層を形成する工程、（ｃ）第１
絶縁層に埋込コンタクトを少なくとも１つ形成する工
程、（ｄ）一連の堆積及びエッチングによって、埋込コ
ンタクト内の基板上に導電層とバリヤー層とを形成する
工程（導電層とバリヤー層とを足した高さは埋込コンタ
クトの深さよりも小さい）、（ｅ）第１絶縁層及びバリ
ヤー層上に順応的なシード層を形成する工程、（ｆ）第
２絶縁層を形成し、これに埋込コンタクトと連接するホ
ールを形成する工程、（ｇ）シード層上にホールを埋め
る記憶ノードを形成する工程、及び（ｈ）第１絶縁層上
に位置する第２絶縁層及びシード層を除去する工程から
なる。
トプラグの製造方法は、（ａ）基板を提供する工程、
（ｂ）基板上に第１絶縁層を形成する工程、（ｃ）第１
絶縁層に埋込コンタクトを少なくとも１つ形成する工
程、（ｄ）一連の堆積及びエッチングによって、埋込コ
ンタクト内の基板上に導電層とバリヤー層とを形成する
工程（導電層とバリヤー層とを足した高さは埋込コンタ
クトの深さよりも小さい）、（ｅ）第１絶縁層及びバリ
ヤー層上に順応的なシード層を形成する工程、（ｆ）第
２絶縁層を形成し、これに埋込コンタクトと連接するホ
ールを形成する工程、（ｇ）シード層上にホールを埋め
る記憶ノードを形成する工程、及び（ｈ）第１絶縁層上
に位置する第２絶縁層及びシード層を除去する工程から
なる。
【０００９】この製造方法では、埋込コンタクトの凹部
の深さを浅くすることにより、埋込コンタクト内の深さ
対幅の比率を小さくして、シード層をより順応的に堆積
させることができる。埋込コンタクトは例えばエッチン
グによって形成するが、その際、埋込コンタクトの幅を
大きくすることは容易であり、したがって、記憶ノード
の面積及びコンタクトプラグのずれに対する許容誤差を
大きくすることができる。
の深さを浅くすることにより、埋込コンタクト内の深さ
対幅の比率を小さくして、シード層をより順応的に堆積
させることができる。埋込コンタクトは例えばエッチン
グによって形成するが、その際、埋込コンタクトの幅を
大きくすることは容易であり、したがって、記憶ノード
の面積及びコンタクトプラグのずれに対する許容誤差を
大きくすることができる。
【００１０】第１絶縁層上に位置するシード層を除去す
る工程にはエッチングを採用することができる。ここ
で、エッチングパラメーターを調整して、シード層のエ
ッチング率とシード層下の絶縁層のエッチング率とを同
じにすることで、シード層の残すべき部位が過度にエッ
チングされるのを防止することができる。その結果、
（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）が堆積されうる
ような、より滑らかな表面を有するコンタクトプラグが
得られる。
る工程にはエッチングを採用することができる。ここ
で、エッチングパラメーターを調整して、シード層のエ
ッチング率とシード層下の絶縁層のエッチング率とを同
じにすることで、シード層の残すべき部位が過度にエッ
チングされるのを防止することができる。その結果、
（Ｂａ、Ｓｒ）ＴｉＯ3膜（ＢＳＴ膜）が堆積されうる
ような、より滑らかな表面を有するコンタクトプラグが
得られる。
【００１１】
【発明の実施の形態】上述した本発明の目的、特徴及び
長所をより一層明瞭にするため、以下に本発明の好まし
い実施形態を挙げ、図面を参照しながらさらに詳しく説
明する。
長所をより一層明瞭にするため、以下に本発明の好まし
い実施形態を挙げ、図面を参照しながらさらに詳しく説
明する。
【００１２】図２に示すように、脚柱型記憶ノード用コ
ンタクトプラグは、絶縁層（誘電体層）２０と、絶縁層
２０に形成された埋込コンタクト２０２と、埋込コンタ
クト２０２内に形成されコンタクトプラグとして作用す
る導電層２１と、埋込コンタクト２０２の開口部を超え
ない高さで導電層２１上に形成されたバリヤー層２２
と、バリヤー層２２上に形成され埋込コンタクト２０２
の開口部で膨らむシード層２３と、シード層２３上に形
成された脚柱型記憶ノード２４とからなる。
ンタクトプラグは、絶縁層（誘電体層）２０と、絶縁層
２０に形成された埋込コンタクト２０２と、埋込コンタ
クト２０２内に形成されコンタクトプラグとして作用す
る導電層２１と、埋込コンタクト２０２の開口部を超え
ない高さで導電層２１上に形成されたバリヤー層２２
と、バリヤー層２２上に形成され埋込コンタクト２０２
の開口部で膨らむシード層２３と、シード層２３上に形
成された脚柱型記憶ノード２４とからなる。
【００１３】ここで、絶縁層２０はＳｉＯ2からなる。
導電層２１はポリシリコン又はタングステンを含むポリ
シリコンからなる。バリヤー層２２はＴｉＮ、ＴｉＳｉ
Ｎ、ＴａＳｉＮ、又はＴｉＡｌＮからなる。シード層２
３はＰｔ、Ｉｒ、又はＲｕからなる。また、記憶ノード
２４はＰｔからなる。
導電層２１はポリシリコン又はタングステンを含むポリ
シリコンからなる。バリヤー層２２はＴｉＮ、ＴｉＳｉ
Ｎ、ＴａＳｉＮ、又はＴｉＡｌＮからなる。シード層２
３はＰｔ、Ｉｒ、又はＲｕからなる。また、記憶ノード
２４はＰｔからなる。
【００１４】以下に、本発明による脚柱型記憶ノード用
コンタクトプラグの製造方法に含まれる工程について、
図３〜図１３を参考しながら詳しく説明する。図３〜図
１３において、図２の要素に対応する要素は同じ符号で
表している。
コンタクトプラグの製造方法に含まれる工程について、
図３〜図１３を参考しながら詳しく説明する。図３〜図
１３において、図２の要素に対応する要素は同じ符号で
表している。
【００１５】まず、図３に示すように、ＰＥＣＶＤ法に
よって、厚さ２００〜１０００ｎｍのＳｉＯ2絶縁層２
０をシリコンからなる基板３００上に形成する。
よって、厚さ２００〜１０００ｎｍのＳｉＯ2絶縁層２
０をシリコンからなる基板３００上に形成する。
【００１６】次いで、図４に示すように、絶縁層２０を
露光及びエッチング工程によってパターン化して、直径
が０．０７〜０．１５μｍの埋込コンタクト２０２を形
成する。
露光及びエッチング工程によってパターン化して、直径
が０．０７〜０．１５μｍの埋込コンタクト２０２を形
成する。
【００１７】次いで、図５に示すように、コンタクトプ
ラグとして作用するポリシリコン導電層２１を埋込コン
タクト内に堆積した後、化学ドライエッチング（chemic
al dry etching；CDE）工程又は反応イオンエッチング
（ＲＩＥ）工程によってポリシリコン導電層２１をエッ
チングバックして、埋込コンタクト２０２の開口部より
も約７０〜１７０ｎｍ低い高さにする。さらに、バリヤ
ー層２２を導電層２１上に堆積するとともに、Ｃｌ2又
はＢＣｌ3などの塩素系ガスを用いるＣＤＥ工程又はＲ
ＩＥ工程によってエッチングバックして、埋込コンタク
ト２０２の開口部よりも約２０〜４０ｎｍ低い高さにす
る。
ラグとして作用するポリシリコン導電層２１を埋込コン
タクト内に堆積した後、化学ドライエッチング（chemic
al dry etching；CDE）工程又は反応イオンエッチング
（ＲＩＥ）工程によってポリシリコン導電層２１をエッ
チングバックして、埋込コンタクト２０２の開口部より
も約７０〜１７０ｎｍ低い高さにする。さらに、バリヤ
ー層２２を導電層２１上に堆積するとともに、Ｃｌ2又
はＢＣｌ3などの塩素系ガスを用いるＣＤＥ工程又はＲ
ＩＥ工程によってエッチングバックして、埋込コンタク
ト２０２の開口部よりも約２０〜４０ｎｍ低い高さにす
る。
【００１８】そして、図６に示すように、Ｐｔ、Ｉｒ、
又はＲｕからなり、厚さが約３０〜６０ｎｍである順応
的なシード層２３を、ＩＭＰ（ionezed metal plasm
a）、スパッタリング、又はＣＶＤ工程によって、バリ
ヤー層２２及び絶縁層２０上に形成する。この順応的な
シード層２３はエッチングに対する停止層（stopping l
ayer）として、また、電気めっきのための電極として機
能する。
又はＲｕからなり、厚さが約３０〜６０ｎｍである順応
的なシード層２３を、ＩＭＰ（ionezed metal plasm
a）、スパッタリング、又はＣＶＤ工程によって、バリ
ヤー層２２及び絶縁層２０上に形成する。この順応的な
シード層２３はエッチングに対する停止層（stopping l
ayer）として、また、電気めっきのための電極として機
能する。
【００１９】次いで、図７に示すように、ＳｉＯ2から
なり、厚さが２００〜１０００ｎｍである別の絶縁層３
０を、ＰＥＣＶＤ工程によってシード層上に形成する。
なり、厚さが２００〜１０００ｎｍである別の絶縁層３
０を、ＰＥＣＶＤ工程によってシード層上に形成する。
【００２０】そして、図８に示すように、寸法が約
（０．０７〜０．１５μｍ）×（０．１４〜０．４５μ
ｍ）のエッチングパターンを用いる露光工程及びエッチ
ング工程によって、シード層２３のホール３０２を形成
する。エッチングされたホール３０２のパターンはその
後形成される記憶ノード２４（図１０、図１２参照）の
表面パターンを規定する。ここで、Ｐｔ記憶ノードの表
面積及びＰｔ記憶ノードとプラグとの間のずれに対する
許容誤差は、図９に示すように、ウェットエッチング工
程を用いてホールの表面パターンを拡大することにより
大きくすることができる。
（０．０７〜０．１５μｍ）×（０．１４〜０．４５μ
ｍ）のエッチングパターンを用いる露光工程及びエッチ
ング工程によって、シード層２３のホール３０２を形成
する。エッチングされたホール３０２のパターンはその
後形成される記憶ノード２４（図１０、図１２参照）の
表面パターンを規定する。ここで、Ｐｔ記憶ノードの表
面積及びＰｔ記憶ノードとプラグとの間のずれに対する
許容誤差は、図９に示すように、ウェットエッチング工
程を用いてホールの表面パターンを拡大することにより
大きくすることができる。
【００２１】次いで、図１１に示すように、Ｐｔ電気め
っき工程によりＰｔ記憶ノード２４を形成する。この工
程の間、シード層２３を電極として用いる。ホール３０
２の表面パターンを規定し絶縁層３０によって囲まれた
領域に、Ｐｔ記憶ノードの表面パターンが形成される。
このようにして、垂直プロフィル角度や限界寸法におけ
る最小偏差といった長所を備えた記憶ノードが得られ
る。
っき工程によりＰｔ記憶ノード２４を形成する。この工
程の間、シード層２３を電極として用いる。ホール３０
２の表面パターンを規定し絶縁層３０によって囲まれた
領域に、Ｐｔ記憶ノードの表面パターンが形成される。
このようにして、垂直プロフィル角度や限界寸法におけ
る最小偏差といった長所を備えた記憶ノードが得られ
る。
【００２２】そして、図１２に示すように、ウェットエ
ッチング工程又はフッ素系ガスを用いるＲＩＥ工程によ
って、絶縁層３０を除去する。絶縁層２０の表面に位置
するシード層２３もＲＩＥ工程によって除去する。Ｓｉ
Ｏ2がエッチングされるとき、通常ＯＥＳ（optical emi
ssion spectrometry）のエッチング生成物が伴う。ＯＥ
Ｓの出現はエッチング停止信号とみなされる。次に、過
度のエッチングが生じる間露出した埋込シード層の多大
な損失を防ぐため、Ｐｔ／ＳｉＯ2間およびＩｒ／Ｓｉ
Ｏ2間のエッチング選択比を、Ａｒ／Ｏ2／Ｃｌ2又はＡ
ｒ／Ｏ2／ＢＣｌ3の流量を調整することにより、約１に
変える。バリヤー層２２とその後形成されるＢＳＴ膜
（不図示）は、残存しているシード層２３によって分離
され、酸化を防止される。
ッチング工程又はフッ素系ガスを用いるＲＩＥ工程によ
って、絶縁層３０を除去する。絶縁層２０の表面に位置
するシード層２３もＲＩＥ工程によって除去する。Ｓｉ
Ｏ2がエッチングされるとき、通常ＯＥＳ（optical emi
ssion spectrometry）のエッチング生成物が伴う。ＯＥ
Ｓの出現はエッチング停止信号とみなされる。次に、過
度のエッチングが生じる間露出した埋込シード層の多大
な損失を防ぐため、Ｐｔ／ＳｉＯ2間およびＩｒ／Ｓｉ
Ｏ2間のエッチング選択比を、Ａｒ／Ｏ2／Ｃｌ2又はＡ
ｒ／Ｏ2／ＢＣｌ3の流量を調整することにより、約１に
変える。バリヤー層２２とその後形成されるＢＳＴ膜
（不図示）は、残存しているシード層２３によって分離
され、酸化を防止される。
【００２３】さらに、Ｒｕシード層を上記工程に適用す
ると、Ｐｔ自体が主に酸素から成るエッチングガスによ
ってエッチングされにくいため、Ｐｔ記憶ノードの表面
の損失はより小さくなり、したがって、電気容量面積を
より大きくすることができる（図１３参照）。ただし、
絶縁層上に位置するＲｕシード層は、Ｐｔ又はＩｒシー
ド層よりも電流漏れがするといった特質がある。これに
対し、Ｐｔ又はＩｒシード層を上述の工程に用いると、
Ｐｔ記憶ノードの上面の縁はエッチングされて丸くな
り、したがって、電気容量面積が小さくなる。一方、Ｐ
ｔ又はＩｒシード層を用いる長所は、ＢＳＴ膜及びその
後に形成される上部電極層の堆積に際して、段差をより
良好に覆いうることである。
ると、Ｐｔ自体が主に酸素から成るエッチングガスによ
ってエッチングされにくいため、Ｐｔ記憶ノードの表面
の損失はより小さくなり、したがって、電気容量面積を
より大きくすることができる（図１３参照）。ただし、
絶縁層上に位置するＲｕシード層は、Ｐｔ又はＩｒシー
ド層よりも電流漏れがするといった特質がある。これに
対し、Ｐｔ又はＩｒシード層を上述の工程に用いると、
Ｐｔ記憶ノードの上面の縁はエッチングされて丸くな
り、したがって、電気容量面積が小さくなる。一方、Ｐ
ｔ又はＩｒシード層を用いる長所は、ＢＳＴ膜及びその
後に形成される上部電極層の堆積に際して、段差をより
良好に覆いうることである。
【００２４】なお、ここでは本発明の好ましい実施形態
を記したが、当該技術を熟知する者なら誰でも、本発明
の技術思想を脱しない範囲内で種々の修飾を施すことが
できる。上記の実施形態は例示に過ぎず、本発明の技術
範囲はあくまでも特許請求の範囲の記載のとおりであ
る。
を記したが、当該技術を熟知する者なら誰でも、本発明
の技術思想を脱しない範囲内で種々の修飾を施すことが
できる。上記の実施形態は例示に過ぎず、本発明の技術
範囲はあくまでも特許請求の範囲の記載のとおりであ
る。
【００２５】
【発明の効果】本発明による脚柱型記憶ノード用コンタ
クトプラグは、欠陥のないシード層を有し確実に機能を
発揮するものとなる。また、記憶ノードの電気容量面積
が大きく、記憶ノードとプラグのずれの許容誤差も大き
い高性能のコンタクトプラグとなる。
クトプラグは、欠陥のないシード層を有し確実に機能を
発揮するものとなる。また、記憶ノードの電気容量面積
が大きく、記憶ノードとプラグのずれの許容誤差も大き
い高性能のコンタクトプラグとなる。
【００２６】また、本発明による脚柱型記憶ノード用コ
ンタクトプラグの製造方法は、欠陥のないシード層を有
しかつ高性能のコンタクトプラグを容易に提供すること
ができる。
ンタクトプラグの製造方法は、欠陥のないシード層を有
しかつ高性能のコンタクトプラグを容易に提供すること
ができる。
【図１】 従来の技術による記憶ノードを示す断面図で
ある。
ある。
【図２】 本発明の具体例による脚柱型記憶ノード用コ
ンタクトプラグの断面図である。
ンタクトプラグの断面図である。
【図３】 本発明の具体例による脚柱型記憶ノード用コ
ンタクトプラグ製造の初期工程を示す断面図である。
ンタクトプラグ製造の初期工程を示す断面図である。
【図４】 図３の工程に続く工程を示す断面図である。
【図５】 図４の工程に続く工程を示す断面図である。
【図６】 図５の工程に続く工程を示す断面図である。
【図７】 図６の工程に続く工程を示す断面図である。
【図８】 図７の工程に続く工程を示す断面図である。
【図９】 図８の工程を修飾した工程を示す断面図であ
る。
る。
【図１０】 図９の工程を経た後の工程を示す断面図で
ある。
ある。
【図１１】 図８の工程に続く工程を示す断面図であ
る。
る。
【図１２】 図１１の工程に続く工程を示す断面図であ
る。
る。
【図１３】 図１１の工程に続く工程を示す断面図であ
る。
る。
２０…絶縁層、２１…導電層、２２…バリヤー層、２３
…シード層、２４…脚柱型記憶ノード、２０２…埋込コ
ンタクト、３００…基板。
…シード層、２４…脚柱型記憶ノード、２０２…埋込コ
ンタクト、３００…基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｇ 4/12 ４００ Ｈ０１Ｌ 27/10 ６２１Ｚ 13/00 ３９１ Ｈ０１Ｇ 4/06 １０２ Ｈ０１Ｌ 21/28 ３０１ Ｈ０１Ｌ 21/302 Ｃ 21/3065 21/90 Ｄ 21/768
Claims (13)
- 【請求項１】 少なくとも一つの埋込コンタクトを備え
る絶縁層と、 前記埋込コンタクト内に位置する導電層と、 前記導電層上に形成されるバリヤー層と、 前記バリヤー層上に形成され、前記埋込コンタクトの開
口部で膨らむシード層と、 前記シード層上に形成された脚柱型の記憶ノードとから
なることを特徴とするコンタクトプラグ。 - 【請求項２】 前記バリヤー層と前記導電層とを足した
高さが前記埋込コンタクトの高さよりも低いことを特徴
とする請求項１に記載のコンタクトプラグ。 - 【請求項３】 前記絶縁層がＳｉＯ2からなることを特
徴とする請求項１又は請求項２に記載のコンタクトプラ
グ。 - 【請求項４】 前記導電層がポリシリコン又はタングス
テンを含むポリシリコンからなることを特徴とする請求
項１乃至請求項３のいずれか１項に記載のコンタクトプ
ラグ。 - 【請求項５】 前記バリヤー層がＴｉＮ、ＴｉＳｉＮ、
ＴｉＡｌＮ及びＴａＳｉＮのいずれか１つからなること
を特徴とする請求項１乃至請求項４のいずれか１項に記
載のコンタクトプラグ。 - 【請求項６】 前記シード層がＰｔ、Ｉｒ及びＲｕのい
ずれか１つからなることを特徴とする請求項１乃至請求
項５のいずれか１項に記載のコンタクトプラグ。 - 【請求項７】 前記記憶ノードがＰｔからなることを特
徴とする請求項１乃至請求項６のいずれか１項に記載の
コンタクトプラグ。 - 【請求項８】 基板を提供する工程と、 前記基板上に第１絶縁層を形成する工程と、 前記第１絶縁層に埋込コンタクトを少なくとも１つ形成
する工程と、 堆積及びエッチングによって前記埋込コンタクト内に導
電層を形成する工程と、 前記導電層と足した高さが前記埋込コンタクトの深さよ
りも小さくなるように、堆積及びエッチングによって前
記埋込コンタクト内の前記導電層上にバリヤー層を形成
する工程と、 前記第１絶縁層及び前記バリヤー層上に順応的なシード
層を形成する工程と、 前記シード層上に第２絶縁層を形成し、第２絶縁層に前
記埋込コンタクトと連接するホールを形成する工程と、 前記ホール内の前記シード層上に記憶ノードを形成する
工程と、 前記第１絶縁層上に位置する前記第２絶縁層及び前記シ
ード層を除去する工程とからなることを特徴とするコン
タクトプラグの製造方法。 - 【請求項９】 前記第１絶縁層の材料としてＳｉＯ2を
用いることを特徴とする請求項８に記載のコンタクトプ
ラグの製造方法。 - 【請求項１０】 前記導電層の材料としてポリシリコン
又はタングステンを含むポリシリコンを用いることを特
徴とする請求項８または請求項９に記載のコンタクトプ
ラグの製造方法。 - 【請求項１１】 前記バリヤー層の材料としてＴｉＮ、
ＴｉＳｉＮ、ＴｉＡｌＮ及びＴａＳｉＮのいずれか１つ
を用いることを特徴とする請求項８乃至請求項１０のい
ずれか１項に記載のコンタクトプラグの製造方法。 - 【請求項１２】 前記シード層の材料としてＰｔ、Ｉｒ
及びＲｕのいずれか１つを用いることを特徴とする請求
項８乃至請求項１１のいずれか１項に記載のコンタクト
プラグの製造方法。 - 【請求項１３】 前記記憶ノードの材料としてＰｔを用
いることを特徴とする請求項８乃至請求項１２のいずれ
か１項に記載のコンタクトプラグの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW89100460 | 2000-01-13 | ||
| TW089100460A TW454325B (en) | 2000-01-13 | 2000-01-13 | Structure and manufacturing method of pedestal storage node and its contact plug |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001196563A true JP2001196563A (ja) | 2001-07-19 |
| JP3559234B2 JP3559234B2 (ja) | 2004-08-25 |
Family
ID=21658459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000281096A Expired - Lifetime JP3559234B2 (ja) | 2000-01-13 | 2000-09-18 | 脚柱型記憶ノード用コンタクトプラグ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3559234B2 (ja) |
| TW (1) | TW454325B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026145A (ja) * | 2000-06-19 | 2002-01-25 | Hynix Semiconductor Inc | キャパシタ電極と接するプラグを有する半導体素子及びその製造方法 |
| JP2008182227A (ja) * | 2007-01-23 | 2008-08-07 | Samsung Electronics Co Ltd | 選択的に成長された相変化層を備える相変化メモリ素子及びその製造方法 |
-
2000
- 2000-01-13 TW TW089100460A patent/TW454325B/zh not_active IP Right Cessation
- 2000-09-18 JP JP2000281096A patent/JP3559234B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026145A (ja) * | 2000-06-19 | 2002-01-25 | Hynix Semiconductor Inc | キャパシタ電極と接するプラグを有する半導体素子及びその製造方法 |
| JP2008182227A (ja) * | 2007-01-23 | 2008-08-07 | Samsung Electronics Co Ltd | 選択的に成長された相変化層を備える相変化メモリ素子及びその製造方法 |
| US8445318B2 (en) | 2007-01-23 | 2013-05-21 | Samsung Electronics Co., Ltd. | Phase change memory devices including phase change layer formed by selective growth methods and methods of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3559234B2 (ja) | 2004-08-25 |
| TW454325B (en) | 2001-09-11 |
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