TW454325B - Structure and manufacturing method of pedestal storage node and its contact plug - Google Patents

Description

464325 五、發明說明（1) 本發明係有關於一種拄腳型儲存節與其接觸插塞之結、 構及製这方法’其晶種層所貼覆之凹洞深寬比較小且可增 加儲存_之面積。 柱聊型（pedestal)之儲存郎（storage node)結構在相 同設計規格（design rule)之條件下，能夠較圓筒型 (cyl inder)及凹陷型（concave)之儲存節結構具有較多之 電容面積。然而，目前在柱腳型儲存節結構之製造中的兩 大因難點在於使用Pt電極時’蝕刻輪廓角度與臨界尺寸控 制不易’以及對準失誤所造成之阻障層曝露問題。 因此，H_ Horri 等人於「A Self_aHgned stacked 為 Capacitor using Novel Pt Electroplating Method for ΐ 1 Gbit DKAMs and Beyond」 （SymP· 〇n VLSI Tech·’ pp. 103〜104，1 999 )中提出了一種儲存節結構。如圖i所示， 該儲存節結構係在直徑12〇ηιηχ深度240ηπι之埋入窗 (hurried contact) 12内緣電鍍一層Ru晶種層，再藉由 氧化層（圖未顯示）蝕刻定義圖案’隨後於“晶種層丨3上使 用自我對準Pt電鍍製程製作Pt儲存節14。 然而上述之Pt儲存節結構由於其晶種層所在之埋入窗 的深寬比較大（240nin/12〇nm = 2)，造成利用沉積步驟在埋 入窗内緣形成順應性之晶種層時較為困難。 ¢) 而本發明之目的即在提供一種柱腳型儲存節與其接觸 插塞之結構及製造方法，能夠進一步改良上述之凹洞形結 構，使晶種層之順應性長成較容易，同時藉由調變蝕刻參 數，使移除曝露的晶種層蝕刻速率和其下氧化層速率相

第4頁 4i4325 五、發明說明（2) 近，而提供後續BST薄膜沉積有較順應平滑的基底。並可 藉擴大氧化層之蝕刻圖案增加儲存節之面積及增大儲存 ' 插塞之對準失誤的容忍度。 本發明提供一種柱腳型儲存節與其接觸插塞之結構， 包括一絕緣層、一導電層、一阻障層、一金屬晶種層及一 儲存節層。其中，絕緣層具有至少一接觸窗。導電層係位 於該接觸窗内。阻障層係位於該導電層上，高度低於該接 觸窗表面。金屬晶種層係位於該阻障層上而隆起於該接觸 窗表面。儲存節層則成柱腳形而置於該金屬晶種層上。 本發明亦提供一種柱腳型儲存節與其接觸插塞之製造^ 方法，包括以下步驟.首先，提供一基底，表面具有二第一 —絕緣層。在該第一絕緣層中形成至少—接觸窗。經由沉 積及回=，在該接觸窗内依序填入一導電層及一阻障層， 且該阻障層高度低於該接觸窗表面。沉積一順應性覆i該 :障層及該第一絕緣層表面之金屬晶種層。沉積—第二絕 '層。在該第二絕緣層中形成位於該接觸窗上方且深及該 金屬晶種層之凹洞。在該凹洞内填入一儲存節層。最後， 移除該第一絕緣層及覆蓋於該第一絕緣層表面之金屬晶種 層。 制因此、’本發明中之柱腳型儲存節與其接觸插塞之結構 造方法，藉由縮短晶種層所在之埋入窗的深度而減小 ^冰寬比丨同時藉由將氧化層之蝕刻圖案擴大以増加儲存 即面積及增大儲存節和插栓對準失誤的容忍度。 為讓本發明之上述目的、特徵及優點能更明顯易懂，

4543 2 5 五、發明說明（3) ' -- 下文特舉較佳實施例，並配合所附圖式，作詳細說明如 下。 19 圖式簡單說明 圖1係一習知技術中之儲存節結構。 圖2係本發明一實施例之柱腳型儲存節與其接觸插塞 之結構。 圖3A〜3H及3F，、3F’’ 、3H，顯示本發明一實施例之柱 腳型儲存節與其接觸插塞製造流程。 符號說明 12〜埋入窗； 2 〇、3 0〜絕緣層； 202〜接觸窗； 302〜凹洞； 2卜導電層； 2 2〜阻障層； 1 3、2 3〜晶種層； 14、24〜儲存節； 3 0 0 ~基底。 實施例 圖2係本實施例之枉腳型儲存節與其接觸插塞之結 構，包括一絕緣層20、在絕緣層20中形成之接觸〇°2、 一做為接觸插塞用之導電層21、一高度低於接觸窗2〇2之 阻障層22，一隆起於接觸窗202表面之晶種層23以及一置 於晶種層23上之柱腳狀儲存節24。

45432 B 五、發明說明（4) 其中，絕緣層20係由Si 02所構成，導電層21係由多晶 石夕所構成，阻障層22係由TiN、TiSiN、TaSiN或TiAIN所構 成’晶種層23係Pt、Ir或RU晶種層，而儲存節24則為一pt 儲存節。 以下將配合圖3A〜3H說明本實施例之柱腳型儲存節與 其接觸插塞之製造流程。為了符號之簡潔，圖3a〜3h與圖2 中相同之元件係使用相同之符號。 首先’如圖3A所示’提供一梦基底300，並在梦基底 30 0上以PECVD法沉積一厚度約為2〇〇~l〇〇〇nm之。〇絕緣声 20。 V a 如圖3B所示，利用微影與蝕刻步驟在絕緣層2 〇中形成 直徑大小約為0.07〜〇.15#πι之接觸窗202。 如圖3C所示，沉積一做為插塞用之多晶矽導電層以並 以化學乾餘刻或RIE回蝕步驟使其高度低於接觸窗2〇H 約，。再沉積一阻障層22，並使用含氣觸氣：如表: /BC1S) ’以化學乾蝕刻或RIE回蝕步驟使其高度低於 窗202表面約20~40nm。 如圖 3D 所示，以 iMPUonized metal Piasma)、濺鍍 或CVD沉積一順應性覆蓋於阻障層2 2及絕緣層2〇表面且^ 度約為30〜60nm之Pt、Ir或RU晶種層23，做^ 電鍍之電極及蝕刻停止層。 又邱背即 如圖3E所示’再以pECVD法沉積一厚度約為 200 ~ 1 0 0 0nm 之Si02 絕緣層3〇。

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大】:D:.07 〇’;5“mX〇.14〜〇.45"ra且停止於晶種層23 之凹洞302。凹洞302係用以定義爾後儲存節之圖案。此 外，亦可藉由溼蝕刻法將氧化層圖案擴大（如圖奵 可 增加後續電鍍Pt儲存節之面積，以及儲存節和插塞對準失 誤的容忍度，如圖3F’，所示。 如圖3G所示，以晶種層23為電極，進行pt儲存節之電 鍍，藉由絕緣層30之凹洞3〇2的規範而定義出以儲存節之 圖案。如此得到之Pt儲存節具有高垂直性及極小 CD (Cr i t i ca 1 D i mens i on)偏差之性質。

最後，如圖3H所示，使用溼蝕刻或含氟基氣體以RIE 蝕刻去除絕緣層30。亦使用rie蝕刻去除絕緣層2〇表面上 之晶種層23，此時以Si〇2之蝕刻產物〇ES(〇ptical Emission Spectrometry)之出現做為蝕刻終止之訊號，並 調變Ar/fVCl2 或Ar/〇2/BCl3 流量以獲致Pt/Si〇2 *ir/Si〇2 之餘刻選擇比趨近於1，以避免過度蝕刻時因對準失誤^ k成aa種層23之損失過多。殘存之晶種層23可使阻障層22 與爾後形成之BST薄膜（圖未顯示）隔開而減緩氧化。

另外’在上述之製程中使用RU晶種層時，由於Ru之# 刻主要是使用以氧氣為主之氣體進行，且Pt本身不易被此 種氣體蝕刻’所以Pt儲存節之上表面之損失較小而可以獲 得較大之電容面積（如圖3『所示），但位於絕緣層2〇上之 Ru晶種層的漏電流特性會較使用p t或丨r晶種層來得差。相 對地’在上述之製程中使用pt或卜晶種層時，Pt儲存節會 被钱刻而損失，造成邊緣圓化而使電容面積減少，但有利

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4 5 4 3 2 B 五、發明說明（6) 於爾後BST薄膜及上電極層之沉積時具有較佳之被覆性。 本發明雖已以較佳實施例揭露如上，但其並非用以限 制本發明。任何熟悉此技藝者，在不脫離本發明之精神和 範圍内，當可做些許之更動與潤飾。因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。

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Claims (1)

1. d54325 六、申請專利範圍 1. 一 種柱腳型儲存節與其接觸插塞之結構 絕緣層 少一接觸窗 面 一導電層，位於該接觸窗内； 一阻障層位於該導電層卜 .s 守电增上咼度低於該接觸窗表面； 一金屬晶種層’位於該阻障層上而隆起於該接觸窗表

   一儲存節層’成柱腳形而置於該金屬晶種層上。 2. 如申請專利範圍第丨項所述之結構，其中該絕緣層 係由S i 02構成。 3. 如申請專利範圍第1項所述之結構，其中該導電層 係由多晶石夕所構成。 4. 如申請專利範圍第1項所述之結構，其中該阻障層 係由T i N所構成。 5 ·如申請專利範圍第1項所述之結構，其中該阻障層 係由TiSiN所構成。 6. 如申請專利範圍第1項所述之結構，其中該阻障層 係由TiAIN所構成。 7. 如申請專利範圍第1項所述之結構，其中該阻障層 係由TaSiN所構成。

   8. 如申請專利範圍第1項所述之結構’其中該金屬晶 種層係一 P t晶種層。 9. 如申請專利範圍第1項所述之結構’其中該金屬晶 種層係一 I r晶種層。 1 0.如申請專利範圍第1項所述之結構’其中該金屬晶

   第10貢 45432 © 六、申請專利範圍 種層係一Ru晶種層。 員所述之結構，其中該儲存節 1 1.如申請專利範圍第1 層係由P t所構成。 12. —種柱腳型儲存節與其 括以下步驟： 』他暴炙展以方法，包 提供一基底’表面具有-第-絕緣層； 在該第一絕緣層中形成至少一接觸窗； f由沉積及回蝕，在該接觸窗内依序填入一導電層及 一阻障層，且該阻障層高度低於該接觸窗；面；電層及 0 况積一順應性覆蓋該阻障層及該 屬晶種層； .絕緣層表面之金 沉積一第二絕緣層； 在該第一絕緣層中形成位於該接 屬晶種層之凹洞； 自上方且深及該金 在該凹洞内填入一儲存節層； 移除該第二絕緣層及覆蓋於該第— 晶種層。 緣層表面之金屬 其中該第一 法，其中該導電 13. 如申請專利範圍第12項所述之方决 絕緣層係由Si02構成。 0 1 4.如申請專利範圍第丨2項所述之方 層係由多晶矽所構成。 1 5.如申請專利範圍第i 2項所述之方柒，盆 阻 層係由TiN所構成》 ” 16.如申請專利範圍第12項所述之方决，其中該阻障

   麵 第11貰 454325 六、申請專利範圍 層係由T i S i N所構成。 1 7.如申請專利範圍第1 2項所述之方法 層係由Ti A1N所構成。 1 8_如申請專利範園第丨2項所述之方法 層係由T a S i N所構成。 、 19.如申請專利範圍第〗2項所述之方/矢 晶種層係一P t晶種層。 20·如申請專利範圍第丨2項所述之方法 晶種層係一 I r晶種層。 2 1 ·如申請專利範圍第〗2項所述之方法 節層係由Pt所構成。 2 2.如申請專利範圍第1 2項所述之方法 晶種層係一Ru晶種層。 其中該阻障 其中該阻障 其中該金屬 其中該金屬 其中該儲存 其中該金屬