KR101068394B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 하부 전극 물질을 증착한 다음에 희생 절연막을 형성한 후, 건식 식각 공정을 이용하여 희생 절연막 및 하부 전극 물질을 식각하고 하부 전극 물질을 다시 증착한 후, 에치백하여 하부 전극을 형성함으로써 하부 전극 콘택 플러그와 하부 전극 간의 마진 또는 면적을 확보할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 캐패시터와 스토리지 노드 간의 마진 및 면적 확보가 가능한 반도체 소자의 제조 방법에 관련된 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전 용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전 용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부 전극의 유효 면적을 증가시키는 방법 등이 있다. 이 중에서 고유전 물질을 사용하는 방법은 신규 설비 도입과 유전체막의 신뢰성 및 양산성 검증의 필요성, 후속 공정의 저온화 등 물질적, 시간적 투자를 필요로 한다. 그에 따라, 기존에 사용하던 유전체막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 하부 전극의 유효 면적을 증가시키는 방법이 실제 공정에서 많이 이용되고 있다.
하부 전극의 유효 면적을 증가시키는 방법으로는, 하부 전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부 전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부 전극의 높이를 증가시키는 방법 등이 있다. 이 중에서 HSG를 성장시키는 방법은 하부 전극 간의 간격 CD(Critical Dimension)를 일정 수준 확보할 때에 장애가 되고, 간혹 HSG가 박리되어 하부 전극 간의 브릿지를 유발시키는 문제가 있으므로 디자인 룰(design rule) 0.14㎛ 이하의 반도체 소자에서는 적용하기가 어렵다. 이에 따라, 통상적으로 셀 정전 용량을 향상시키기 위해서 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있는데, 그 중 널리 알려진 방법이 실린더(cylinder)형 또는 스택(stack)형으로 하부 전극을 형성하는 방법이다.
특히, 종래의 실린더형 하부 전극을 형성하는 방법은 필수적으로 하부 전극 주변의 희생 절연막을 제거한 후, 하부 전극 상부에 유전막을 증착한다. 이때, 유전막을 구성하는 유전물질은 하부 전극에만 증착되는 것이 아니라 인접한 하부 전극 사이에 증착되어 유전 물질과 그 상부에 형성되는 상부 전극까지 모든 셀 들이 공유하여 사용하게 된다. 이러한 유전 물질을 공유하여 사용하면, 모든 하부 전극 간의 캐패시턴스(저장 용량)가 간섭 또는 왜곡되는 문제가 있다.
전술한 바와 같이, 종래의 실린더형 하부 전극의 리프레쉬(refresh) 특성을 개선하기 위한 셀의 캐패시턴스를 극대화하기 위하여 하부 전극의 높이를 증가시키고 하부 전극 콘택 플러그 간의 간격을 감소시켜 왔다. 이로 인하여 하부 전극 간의 브릿지(bridge) 현상이 발생하고 하부 전극 콘택 플러그와 하부 전극 간에 접촉되는 면적의 확보가 어려운 문제가 발생하고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 하부 전극 물질을 증착한 다음에 희생 절연막을 형성한 후, 건식 식각 공정을 이용하여 희생 절연막 및 하부 전극 물질을 식각하고 하부 전극 물질을 다시 증착한 후, 에치백하여 하부 전극을 형성함으로써 하부 전극 콘택 플러그와 하부 전극 간의 마진 또는 면적을 확보할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 콘택 플러그를 포함하는 반도체 기판상에 상기 콘택 플러그와 연결되는 제 1 도전 패턴 및 절연막 패턴을 형성하는 단계, 상기 절연막 패턴, 상기 제 1 도전 패턴 및 상기 반도체 기판상에 제 2 도전층을 형성하는 단계 및 상기 절연막 패턴의 상부 및 상기 반도체 기판 상부의 상기 제 2 도전층과 상기 절연막 패턴을 제거하여 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는. 상기 도전 패턴 및 상기 절연막 패턴을 형성하는 단계는 상기 반도체 기판상에 제 1 도전층 및 절연막을 형성하는 단계, 상기 반도체 기판이 노출될 때까지 상기 절연막 및 상기 제 1 도전층을 식각하는 것을 특징으로 한다.
바람직하게는. 상기 제 1 및 제 2 도전층은 티타늄(Ti) 및 티타늄질화막(TiN)이 적층되어 형성되는 것을 특징으로 한다.
바람직하게는. 상기 티타늄(Ti)은 50Å ~ 100Å 두께로 형성하는 것을 특징으로 한다.
바람직하게는. 상기 티타늄 질화막(TiN)은 200Å ~ 300Å 두께로 형성하는 것을 특징으로 한다.
바람직하게는. 상기 절연막은 PSG(Phosphorsilicate Glass)막을 포함하는 것을 특징으로 한다.
바람직하게는. 상기 반도체 기판과 상기 제 1 도전층 사이에 식각 정지막(Etch stop layer)을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는. 상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는. 상기 절연막 및 상기 제 1 도전층을 식각하는 단계는 건식(dry) 식각 공정을 이용하는 것을 특징으로 한다.
바람직하게는. 상기 절연막을 식각하는 단계는 36sccm의 C4H8, 38sccm의 C3H8, 400sccm의 Ar, 38sccm의 O2, 100sccm의 CO, 10sccm의 CH2F2 가스를 사용하여 식각하는 것을 특징으로 한다.
바람직하게는. 상기 제 1 도전층을 식각하는 단계는 인시츄(insitu)를 이용한 식각 방법인 것을 특징으로 한다.
바람직하게는. 상기 제 1 도전층을 식각하는 단계는 170sccm의 아르곤(Ar) 가스 및 30sccm의 염산(Cl2) 가스를 이용하여 식각하는 것을 특징으로 한다.
바람직하게는. 상기 제 2 도전층의 제거는 에치백(etchback) 공정을 이용하는 것을 특징으로 한다.
바람직하게는. 상기 절연막 패턴의 제거는 습식(wet) 식각 공정을 이용하는 것을 특징으로 한다.
바람직하게는. 상기 하부 전극을 형성하는 단계 후, 상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 하부 전극 물질을 증착한 다음에 희생 절연막을 형성한 후, 건식 식각 공정을 이용하여 희생 절연막 및 하부 전극 물질을 식각하고 하부 전극 물질을 다시 증착한 후, 에치백하여 하부 전극을 형성함으로써 하부 전극 콘택 플러그와 하부 전극 간의 마진 또는 면적을 확보할 수 있는 장점을 가진다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 층간 절연막(110)을 형성한다. 이때, 층간 절연막(110)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
다음으로, 층간 절연막(110) 상에 감광막(미도시)을 형성한 후, 하부 전극 콘택 플러그 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 층간 절연막(110)을 식각하여 하부 전극 콘택홀(115)을 형성한다.
그리고, 하부 전극 콘택홀(115)을 포함한 전면에 도전 물질을 증착한 후, 층간 절연막(110)이 노출될 때까지 도전 물질을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 공정을 이용하여 평탄화 식각하여 하부 전극 콘택 플러그(120)를 형성한다.
다음에는, 하부 전극 콘택 플러그(120) 상에 제 1 도전층(130)을 형성한다. 이때, 제 1 도전층(130)은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것이 바람직하며, 티타늄(Ti)은 50Å ~ 100Å 두께로 형성하고, 티타늄 질화막(TiN)은 200Å ~ 300Å 두께로 형성하는 것이 바람직하다.
다음으로, 제 1 도전층(130) 상에 절연막(140)을 형성한다. 이때, 절연막(140)은 산화막(Oxide)으로 형성하고, 1000Å ~ 2000Å 두께로 형성한다. 구체적으로는 PSG(Phosphorsilicate Glass)막으로 형성하는 것이 바람직하다. 이후, 절연막(140)을 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 공정을 이용하여 평탄화 식각한다.
도 1b를 참조하면, 절연막(140) 상에 하드마스크층(미도시), 반사방지막(미도시) 및 감광막을 순차적으로 형성한 후, 하부 전극 형성용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 절연막(140)이 노출될 때까지 반사방지막 및 하드마스크층을 식각하여 반사방지막 패턴(미도시) 및 하드마스크 패턴(미도시)을 형성한다. 반사방지막 패턴을 제거한 후, 하드마스크 패턴을 식각 마스크로 층간 절연막(110)이 노출될 때까지 절연막(140) 및 제 1 도전층(130)을 식각하여 절연막 패턴(145) 및 제 1 도전 패턴(135)을 형성한다. 바람직하게는, 반사방지막은 140sccm의 CF4, 10sccm의 CHF3 및 10sccm의 O2를 이용하여 식각 가능하며, 하드마스크층은 750sccm의 O2를 이용하여 식각 가능하다. 여기서, 절연막(140) 및 제 1 도전층(130)을 식각 시, 건식(dry) 식각 공정을 이용하는 것이 바람직하며, 구체적으로, 절연막(140)은 36sccm의 C4H8, 38sccm의 C3H8, 400sccm의 Ar, 38sccm의 O2, 100sccm의 CO, 10sccm의 CH2F2 가스를 이용하여 식각되며, 제 1 도전층(130)은 인시츄(insitu)를 이용한 식각 방법을 이용하되, 170sccm의 아르곤(Ar) 가스 및 30sccm의 염산(Cl2) 가스를 이용하여 식각되는 것이 바람직하다.
도 1c를 참조하면, 절연막 패턴(145), 제 1 도전 패턴(135) 및 제 1 절연막(110) 상에 제 2 도전층(150)을 형성한다. 이때, 제 2 도전층(150)은 티타늄(Ti) 및 티타늄질화막(TiN)의 적층 구조로 형성하는 것이 바람직하며, 제 1 도전층(130)과 동일하게 티타늄(Ti)은 50Å ~ 100Å 두께로 형성하고, 티타늄 질화막(TiN)은 200Å ~ 300Å 두께로 형성하는 것이 바람직하다.
도 1d를 참조하면, 에치백(etchback) 공정을 이용하여 절연막 패턴(145) 상부의 제 2 도전층(150) 및 제 1 절연막(110) 상부의 제 2 도전층(150)을 제거하여 하부 전극(160)을 형성한다. 이러한 에치백 공정으로 이웃한 하부 전극(160) 간에 서로 분리시킨다. 바람직하게는, 에치백 공정 시, 170sccm의 아르곤(Ar) 가스 및 30sccm의 염산(Cl2) 가스를 이용하여 제 2 도전층(150)을 제거하는 것이 바람직하다.
다음으로, 습식(wet) 식각 공정을 이용하여 절연막 패턴(145)을 제거한다. 바람직하게는, 습식 식각 공정 시, BOE(Buffered Oxide Echant) 용액을 이용하여 절연막 패턴(145)을 제거하는 것이 바람직하다.
그리고, 하부 전극(160) 및 제 1 절연막(110) 상부에 유전막(170) 및 상부 전극(180)을 순차적으로 형성한다. 여기서, 유전막(170)은 ZrO2 또는 Al2O3 등을 포함하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 하부 전극 콘택 플러그를 포함한 반도체 기판상에 하부 전극 물질을 증착한 다음에 절연막을 형성한 후, 건식 식각 공정을 이용하여 절연막 및 하부 전극 물질을 식각하고 하부 전극 물질을 다시 증착한 후, 에치백하여 하부 전극을 형성함으로써 하부 전극 콘택 플러그와 하부 전극 간의 마진 또는 면적을 확보할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 콘택 플러그를 포함하는 반도체 기판상에 상기 콘택 플러그와 연결되는 제 1 도전 패턴 및 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴, 상기 제 1 도전 패턴 및 상기 반도체 기판상에 제 2 도전층을 형성하는 단계; 및
    상기 절연막 패턴의 상부 및 상기 반도체 기판 상부의 상기 제 2 도전층과 상기 절연막 패턴을 제거하여 하부 전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 도전 패턴 및 상기 절연막 패턴을 형성하는 단계는
    상기 반도체 기판상에 제 1 도전층 및 절연막을 형성하는 단계;
    상기 반도체 기판이 노출될 때까지 상기 절연막 및 상기 제 1 도전층을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 도전층은 티타늄(Ti) 및 티타늄질화막(TiN)이 적층되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 티타늄(Ti)은 50Å ~ 100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 티타늄 질화막(TiN)은 200Å ~ 300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 절연막은 PSG(Phosphorsilicate Glass)막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 2 항에 있어서,
    상기 반도체 기판과 상기 제 1 도전층 사이에 식각 정지막(Etch stop layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 2 항에 있어서,
    상기 절연막 및 상기 제 1 도전층을 식각하는 단계는 건식(dry) 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 절연막은 36sccm의 C4H8, 38sccm의 C3H8, 400sccm의 Ar, 38sccm의 O2, 100sccm의 CO, 10sccm의 CH2F2 가스를 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 제 1 도전층을 식각하는 단계는 인시츄(insitu)를 이용한 식각 방법인 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 1 도전층을 식각하는 단계는 170sccm의 아르곤(Ar) 가스 및 30sccm의 염산(Cl2) 가스를 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 2 도전층은 에치백(etchback) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 1 항에 있어서,
    상기 절연막 패턴의 제거는 습식(wet) 식각 공정을 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서,
    상기 하부 전극을 형성하는 단계 후,
    상기 하부 전극 상에 유전막 및 상부 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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