JP2002026135A - 半導体素子のキャパシタ製造方法 - Google Patents

半導体素子のキャパシタ製造方法

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Abstract

(57)【要約】 【課題】 キャパシタ下部電極上に蒸着される誘電膜及
び上部電極のステップカバレッジの不良を防止し得る半
導体素子のキャパシタ製造方法を提供する。 【解決手段】 半導体基板上部にシード層を形成する段
階、シード層上に下部から上部層へとウェットエッチン
グ率が小さくなる多重層酸化膜を形成する段階、多重層
酸化膜を選択的にドライエッチングし底面にシード層を
露出させる第１開口部を形成する段階、第１開口部側面
の多重層酸化膜をウェットエッチングして第１開口部の
幅を拡張させつつ下部が上部より広い幅の第２開口部を
形成する段階、ＥＣＤ法により第２開口部底面のシード
層上に第２開口部と同形状の下部電極を形成する段階、
多重層酸化膜をウェットエッチングにより除去し下部の
シード層を露出させる段階、露出シード層をドライエッ
チングにより除去する段階、下部電極上に誘電膜を形成
する段階、誘電膜上に上部電極を形成する段階とを含
む。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体素子のキャ
パシタ製造方法に関し、特に、所定の構造が形成された
半導体基板上部にシード層を形成し、下部膜から上部膜
に行くにつれてウェットエッチング率が低くなる多重層
の酸化膜を形成した後、これらをドライエッチングして
シード層の所定の部分を露出させる第１開口部を形成
し、第１開口部の側面に露出された多重層酸化膜をウェ
ットエッチングして、第１開口部の幅を拡張させつつ、
入口より下部面積が広い第２開口部を形成し、第２開口
部の底面に露出されたシード層上にＥＣＤ（Ｅｌｅｃｔ
ｒｏ−Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）方法
で下部電極を形成することによって、素子の電気的特性
を向上させることのできる半導体素子のキャパシタ製造
方法に関する。
【０００２】
【従来の技術】近年、半導体素子の高集積化に伴ってキ
ャパシタ製造工程でサイズを縮小し、静電容量（ｃａｐ
ａｃｉｔａｎｃｅ）を向上させるために、ＥＣＤ方法に
よりＰｔ膜を形成して下部電極に利用する。このために
は、所定の下部構造が形成された半導体基板上部にＰｔ
シード層を形成し、その上部にＰｔシード層を選択的に
露出させる開口部を有する酸化膜パターンを形成した
後、ＥＣＤ方法で開口部の底面のＰｔシード層上にＰｔ
膜を蒸着する。
【０００３】この場合、ドライエッチングにより形成さ
れた酸化膜パターン内の開口部のプロファイル（ｐｒｏ
ｆｉｌｅ）が下部電極のプロファイルを決定することと
なるが、一般的に酸化膜のドライエッチングによる開口
部のプロファイルは、上部より下部の幅が小さくなる。
これによって、図１に示すように、下部電極の下の部分
が上の部分よりその幅が小さく形成されて、以後の誘電
膜蒸着及び上部電極の蒸着工程でステップカバレッジの
不良により素子の電気的特性を低下させるという問題が
あった。
【０００４】
【発明が解決しようとする課題】そこで、本発明は上記
従来の半導体素子のキャパシタ製造方法における問題点
に鑑みてなされたものであって、本発明の目的は、キャ
パシタ下部電極上に蒸着される誘電膜及び上部電極のス
テップカバレッジの不良を防止し得る半導体素子のキャ
パシタ製造方法を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明による半導体素子のキャパシタ製造
方法は、半導体基板上部にシード（ｓｅｅｄ）層を形成
する第１ステップと、前記シード層上に下部層から上部
層へ行くに従いウェットエッチング率が小さくなる多重
層酸化膜を形成する第２ステップと、前記多重層酸化膜
を選択的にドライエッチングしてその底面に前記シード
層を露出させる第１開口部を形成する第３ステップと、
前記第１開口部側面に露出された前記多重層酸化膜をウ
ェットエッチングして前記第１開口部の幅を拡張させつ
つ下部の幅が上部の幅より広い第２開口部を形成する第
４ステップと、ＥＣＤ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃ
ａｌ Ｄｅｐｏｓｉｔｉｏｎ）方法により前記第２開口
部底面の前記シード層上に前記第２開口部と同じ形状の
下部電極を形成する第５ステップと、前記多重層酸化膜
をウェットエッチングにより除去してその下部の前記シ
ード層を露出させる第６ステップと、前記露出されたシ
ード層をドライエッチングにより除去する第７ステップ
と、前記下部電極上に誘電膜を形成する第８ステップ
と、前記誘電膜上に上部電極を形成する第９ステップと
を含むことを特徴とする。
【０００６】
【発明の実施の形態】次に、本発明による半導体素子の
キャパシタ製造方法の実施の形態の具体例を図面を参照
しながら説明する。
【０００７】まず、図２を参照すると、所定の構造が形
成された半導体基板１１上部に絶縁膜１２及び反射防止
膜１３を形成する。反射防止膜１３は、絶縁膜１２に対
してエッチング選択比の高い物質により形成する。本発
明の実施例では、絶縁膜１２は、酸化膜により形成し、
反射防止膜１３は、酸化窒化膜（ＳｉＯＮ）により形成
する。
【０００８】次いで、反射防止膜１３及び絶縁膜１２を
選択的にエッチングして半導体基板１１の所定の領域を
露出させるコンタクト孔を形成する。次に、コンタクト
孔形成が完了した全体構造上部に、ポリシリコン膜を５
００Å乃至３０００Åの厚さに形成し、反射防止膜１３
上部面の高さから５００Å乃至２０００Åの深さのコン
タクト孔内にポリシリコン膜が残留するように、全面エ
ッチング工程を実施してポリシリコンプラグ１４を形成
する。
【０００９】次いで、ポリシリコンプラグ１４形成が完
了した全体構造上に、Ｔｉ膜を１００Å乃至３００Åの
厚さに形成した後、急速熱処理工程を実施して、コンタ
クト孔内のポリシリコンプラグ１４とＴｉ膜とを反応さ
せることによって、ＴｉＳｉｘ膜１５を形成した後、反
射防止膜１３上部に残留する未反応Ｔｉ膜をウェットエ
ッチングにより除去する。
【００１０】次いで、コンタクト孔が完全に埋め込まれ
るように、全体構造上部に拡散防止膜１６を形成する。
拡散防止膜１６は、ＴｉＮ膜、ＴｉＳｉＮ膜、ＴｉＡｌ
Ｎ膜、ＴａＳｉＮ膜、ＴａＡｌＮ膜の内のいずれか一つ
で形成する。拡散防止膜１６を形成した後、反射防止膜
１３が露出されるまで、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を実施し
てコンタクト孔内部のみに拡散防止膜１６が存在するよ
うにする。
【００１１】次いで、反射防止膜１３及び拡散防止膜１
６上に、Ｐｔ膜形成用シード層（ｓｅｅｄ ｌａｙｅ
ｒ）１７を形成する。シード層１７は、５０Å乃至１０
００Åの厚さに形成し、Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ
膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｎｉ膜、Ａｕ膜、及びＡｇ
膜の内のいずれか一つで形成する。
【００１２】次に、図３に示すように、シード層１７上
に第１酸化膜１８及び第２酸化膜１９を順に形成する。
本発明の実施例では酸化膜を二重に形成したが、二重層
以上の多重層酸化膜に形成することもできる。
【００１３】多重層酸化膜の各層は、同一エッチング剤
に対するウェットエッチング率が下部から上部に行くに
つれて小さくなるように形成する。すなわち、本発明の
実施例でのように、二重層の酸化膜を形成する場合、第
１酸化膜１８のエッチング率が第２酸化膜１９のエッチ
ング率より高くなるように形成する。
【００１４】下部から上部に行くにつれてエッチング率
が小さくなるようにするためには、多重層酸化膜の各層
に添加されるドーパントの濃度を順次、減少させなが
ら、多重層の酸化膜を形成するか、各層の酸化膜に同一
ドーパントを同一濃度で添加して形成する場合、下部か
ら上部に行くにつれて蒸着温度を順次、増加させて形成
する。多重層の酸化膜を形成するためのドーパントに
は、Ｂ、Ｐ、Ａｓ、Ｇａの内の少なくともいずれか一つ
を同時に添加する。本発明の実施例では、多重層酸化膜
の総厚さは５００Å乃至２００００Åとなるようにす
る。
【００１５】次いで、ドライエッチング方法で第２酸化
膜１９及び第１酸化膜１８を選択的にエッチングして、
シード層１７を露出させる第１開口部３１を形成する。
【００１６】次に、図４に示すように、ウェット工程を
実施してウェットエッチング率の高い第１酸化膜１８が
第２酸化膜１９に比べてより多くエッチングされるよう
にすることによって、第１開口部３１の幅を広くしなが
ら下部の幅が上部の幅より相対的に広い第２開口部３２
を形成する。本発明の実施例では多重層酸化膜のウェッ
トエッチングは、ＨＦ溶液を利用するか、またはＨＦ溶
液にその体積の１０００倍を越えないＨ２０を添加した
混合溶液を利用してウェットエッチングを実施する。ま
たは、ＨＦ体積の５００倍を越えないＮＨ４Ｆを添加し
たＮＨ４Ｆ／ＨＦ混合溶液を利用したウェットエッチン
グを実施する。このようなウェットエッチングは、４℃
乃至８０℃の温度において１秒乃至３６００秒間実施す
る。
【００１７】次いで、ＥＣＤ方法を使用して第２開口部
３２の底面のシード層１７上に第１金属膜を３０００Å
乃至１００００Åの厚さに形成した後、パターンニング
して下部電極２０を形成する。第１金属膜は、Ｒｕ膜、
Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ膜、Ｎｉ膜、Ａｕ
膜、またはＡｇ膜の内のいずれか一つで形成し、０．１
ｍＡ／ｃｍ２乃至１０ｍＡ／ｃｍ２の電流密度条件下で
第１金属膜を形成する。
【００１８】第２開口部３２が下部に行くにつれてその
幅が広くなるために、その内部に形成される第１金属膜
も上部より下部が広くなり、下部が上部より広い下部電
極を形成することができる。これの断面図を図７に示
す。
【００１９】次に、図５に示すように、多重層酸化膜、
すなわち、第２酸化膜１９及び第１酸化膜１８を除去し
て、下部のシード層１７を露出させ、下部電極２０間の
絶縁のために、露出されたシード層１７を除去する。
【００２０】次に、図６に示すように、下部電極２０形
成が完了した全体構造上に誘電膜２１を形成し、誘電特
性を向上させるために、急速熱処理工程を実施する。そ
して誘電膜２１上に第２金属膜、例えば、Ｐｔ膜を形成
した後、パターンニングして上部電極２２を形成する。
本発明の実施例における誘電膜２１は、３００℃乃至６
００℃の温度で１５０Å乃至５００Åの厚さに形成され
たＢＳＴ（（Ｂａ、Ｓｒ）ＴｉＯ３）膜を用いる。ま
た、急速熱処理工程は、５００℃乃至７００℃の窒素雰
囲気下で３０秒乃至１８０秒間実施する。そして、第２
金属膜は、ＣＶＤ方法またはスパッタリング方法を利用
して形成する。
【００２１】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００２２】
【発明の効果】上述したように、本発明によれば、所定
の構造が形成された半導体基板上部にシード層を形成
し、下部から上部に行くにつれてウェットエッチング率
が低くなる多重層酸化膜を形成した後、これらをドライ
及びウェットエッチングして多重酸化膜の内部にその下
部が上部より相対的に幅の広い開口部を形成しながら、
開口部の底面のシード層を露出させ、ＥＣＤ方法でシー
ド層上に下部電極を形成することによって、以後の誘電
膜の形成及び上部電極を形成する時、ステップカバレッ
ジ特性を向上させることができるので素子の電気的特性
を向上させることができる。
【図面の簡単な説明】
【図１】従来の方法により製造されたキャパシタ下部電
極の断面形状を示すＳＥＭ画像である。
【図２】本発明にかかる半導体素子のキャパシタ製造工
程を説明するための断面図である。
【図３】本発明にかかる半導体素子のキャパシタ製造工
程を説明するための断面図である。
【図４】本発明にかかる半導体素子のキャパシタ製造工
程を説明するための断面図である。
【図５】本発明にかかる半導体素子のキャパシタ製造工
程を説明するための断面図である。
【図６】本発明にかかる半導体素子のキャパシタ製造工
程を説明するための断面図である。
【図７】本発明にかかる方法により製造されたキャパシ
タ下部電極の断面形状を示すＳＥＭ画像である。
【符号の説明】
１１ 半導体基板 １２ 絶縁膜 １３ 反射防止膜 １４ プラグ １５ ＴｉＳｉｘ膜 １６ 拡散防止膜 １７ シード層 １８ 第１酸化膜 １９ 第２酸化膜 ２０ 下部電極 ２１ 誘電膜 ２２ 上部電極

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上部にシード（ｓｅｅｄ）層
    を形成する第１ステップと、 前記シード層上に下部層から上部層へ行くに従いウェッ
    トエッチング率が小さくなる多重層酸化膜を形成する第
    ２ステップと、 前記多重層酸化膜を選択的にドライエッチングしてその
    底面に前記シード層を露出させる第１開口部を形成する
    第３ステップと、 前記第１開口部側面に露出された前記多重層酸化膜をウ
    ェットエッチングして前記第１開口部の幅を拡張させつ
    つ下部の幅が上部の幅より広い第２開口部を形成する第
    ４ステップと、 ＥＣＤ（Ｅｌｅｃｔｒｏ−Ｃｈｅｍｉｃａｌ Ｄｅｐｏ
    ｓｉｔｉｏｎ）方法により前記第２開口部底面の前記シ
    ード層上に前記第２開口部と同じ形状の下部電極を形成
    する第５ステップと、 前記多重層酸化膜をウェットエッチングにより除去して
    その下部の前記シード層を露出させる第６ステップと、 前記露出されたシード層をドライエッチングにより除去
    する第７ステップと、 前記下部電極上に誘電膜を形成する第８ステップと、 前記誘電膜上に上部電極を形成する第９ステップとを含
    むことを特徴とする半導体素子のキャパシタ製造方法。
  2. 【請求項２】 前記第１ステップで、前記シード層は、
    Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ
    膜、Ｎｉ膜、Ａｕ膜、またはＡｇ膜の内のいずれか一つ
    により形成されることを特徴とする請求項１に記載の半
    導体素子のキャパシタ製造方法。
  3. 【請求項３】 前記第５ステップで、前記下部電極は、
    Ｐｔ膜、Ｒｕ膜、Ｉｒ膜、Ｏｓ膜、Ｗ膜、Ｍｏ膜、Ｃｏ
    膜、Ｎｉ膜、Ａｕ膜、またはＡｇ膜の内のいずれか一つ
    により形成されることを特徴とする請求項１に記載の半
    導体素子のキャパシタ製造方法。
  4. 【請求項４】 前記第５ステップで、電流密度は、０．
    １ｍＡ／ｃｍ２乃至１０ｍＡ／ｃｍ２の条件下で前記下
    部電極を形成することを特徴とする請求項１に記載の半
    導体素子のキャパシタ製造方法。
  5. 【請求項５】 前記第２ステップで、前記多重層酸化膜
    の各層に添加されるドーパント（ｄｏｐａｎｔ）の濃度
    を順に減少させながら前記多重層酸化膜を形成すること
    を特徴とする請求項１に記載の半導体素子のキャパシタ
    製造方法。
  6. 【請求項６】 前記ドーパントは、Ｂ、Ｐ、Ａｓまたは
    Ｇａの内の少なくともいずれか一つであることを特徴と
    する請求項５に記載の半導体素子のキャパシタ製造方
    法。
  7. 【請求項７】 前記第４ステップで、４℃乃至８０℃の
    温度において、１秒乃至３６００秒間、前記ウェットエ
    ッチングを実施することを特徴とする請求項１に記載の
    半導体素子のキャパシタ製造方法。
  8. 【請求項８】 前記第４ステップで、ＨＦ溶液を利用し
    たウェットエッチングを実施することを特徴とする請求
    項７に記載の半導体素子のキャパシタ製造方法。
  9. 【請求項９】 前記第４ステップで、前記ＨＦ溶液に前
    記ＨＦ溶液体積の１０００倍を越えないＨ２Ｏを添加し
    た混合溶液を利用したウェットエッチングを実施するこ
    とを特徴とする請求項８に記載の半導体素子のキャパシ
    タ製造方法。
  10. 【請求項１０】 前記第４ステップで、ＨＦ溶液体積に
    対し５００倍を越えないＮＨ４Ｆを添加したＮＨ４Ｆ／
    ＨＦ混合溶液を利用してウェットエッチングを実施する
    ことを特徴とする請求項８に記載の半導体素子のキャパ
    シタ製造方法。
  11. 【請求項１１】 前記第２ステップで、前記多重層酸化
    膜の各層に同じドーパントを同じ濃度で添加し、前記多
    重層酸化膜の各層の蒸着温度を徐々に増加させながら前
    記多重層酸化膜を形成することを特徴とする請求項１に
    記載の半導体素子のキャパシタ製造方法。
  12. 【請求項１２】 前記ドーパントは、Ｂ、Ｐ、Ａｓまた
    はＧａの内の少なくともいずれか一つであることを特徴
    とする請求項１１に記載の半導体素子のキャパシタ製造
    方法。
  13. 【請求項１３】 前記第４ステップで、４℃乃至８０℃
    の温度において１秒乃至３６００秒間、前記ウェットエ
    ッチングを実施することを特徴とする請求項１、１１ま
    たは１２に記載の半導体素子のキャパシタ製造方法。
JP2001193423A 2000-06-28 2001-06-26 半導体素子のキャパシタ製造方法 Expired - Fee Related JP4087583B2 (ja)

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