DE19643905C1 - Kondensatoranordnung in einer dynamischen Speichereinrichtung und Herstellungsverfahren - Google Patents

Description

Die Erfindung betrifft eine Kondensatoranordnung nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren zur Herstellung einer geschichteten Kondensatoranordnung.

Eine Kondensatoranordnung der eingangs genannten Art geht beispielsweise aus der DE 42 29 361 A1 hervor. Sie weist auf einem Halbleitersubstrat eine Gate-Anordnung und eine flache grabenförmige Isolation in der Oberfläche des Halb­ leitersubstrats auf. Es sind eine Mehrzahl von Schichten vorgesehen, die die Gate-Anordnung und die Isolation über­ decken, wobei jede abwechselnde Schicht eine Dichte auf­ weist, die sich von derjenigen der unmittelbar benachbarten Schichten unterscheidet. In der Mehrzahl der Schichten ist ein Kontaktloch hergestellt, das das Halbleitersubstrat freilegt, wobei die Mehrzahl der Schichten Ränder aufwei­ sen, die in dem Kontaktloch mit einer gerippten Konfigura­ tion freiliegen. Es sind wenigstens zwei Schichten aus ei­ nem halbleitenden Material und eine dazwischen angeordnete Schicht aus einem dielektrischen Material vorgesehen, die in dem Kontaktloch abgeschieden sind.

Bei modernen Speichereinrichtungen sind kleine Abmessungen und hohe Kapazitätswerte pro Flächeneinheit der Kondensa­ toranordnung wünschenswerte Charakteristiken zur Erzielung einer hohen Ladungsspeicherkapazität. Die Kondensatoren werden üblicherweise durch wenigstens zwei Schichten aus einem halbleitenden Material und eine Schicht aus einem dielektrischen Material gebildet. Beispielsweise wird bei einem Polysilizium-Kondensator, der in großem Umfange in sogenannten DRAM-Anwendungen (Dynamische RAM-Anordnungen) verwendet wird, eine dünne Oxidschicht zur Bildung einer Oxidzwischenschicht zwischen zwei Polysiliziumschichten verwendet, um eine Kondensatorzelle mit einer großen Kapa­ zität herzustellen.

Bei Speichereinrichtungen, wie beispielsweise DRAM- Anordnungen, werden, weil die Abmessungen der Einrichtungen fortwährend weiter miniaturisiert werden, die Verfahren zur Verkleinerung der von einem Kondensator auf dem Chip tat­ sächlich belegten Fläche immer bedeutender. Ein bekanntes Verfahren beinhaltet die Anordnung eines geschichteten Kon­ densators oberhalb der Bitleitung auf der Oberfläche eines Siliziumsubstrates. Der geschichtete Kondensator wird aus einer Schicht aus einem dielektrischen Material, wie bei­ spielsweise Siliziumoxid oder Oxid-Nitrid-Oxid gebildet, die zwischen zwei Schichten aus Polysilizium zwischenge­ schichtet ist. Die wirksame Kapazität einer solchen ge­ schichteten Zelle ist gegenüber derjenigen einer planaren Zelle vergrößert, weil ihr Oberflächenbereich vergrößert ist.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine Kondensatoranordnung der eingangs genannten Art dahingehend zu verbessern, daß sie eine verbesserte Kapazität aufweist, wobei jedoch die Höhe der Kondensatoranordnung nicht we­ sentlich vergrößert werden soll. Zudem soll durch die Er­ findung ein Verfahren zur Herstellung dieser Kondensatoran­ ordnung geschaffen werden.

Diese Aufgabe wird durch eine Kondensatoranordnung mit den Merkmalen des Patentanspruches 1 und durch ein Verfahren mit den Merkmalen des Patentanspruches 7 gelöst.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß die Kondensatoranordnung, die vorzugsweise für eine DRAM- Anordnung geeignet ist, eine vergrößerte Ladungskapazität besitzt. Vorteilhafterweise werden bei der vorliegenden Er­ findung zur Herstellung einer Kondensatoranordnung mehrere Oxidschichten abgeschieden, wobei jedoch die Gesamthöhe der Anordnung erhalten bleibt. Vorteilhafterweise wird durch die vorliegende Erfindung eine Kondensatoranordnung ge­ schaffen, die einen vergrößerten Seitenwandbereich durch die Anordnung der Mehrzahl von Oxidschichten aufweist, wo­ bei jede Schicht durch eine Abscheidetechnik abgeschieden wird, die sich von derjenigen unterscheidet, die zur Ab­ scheidung ihrer unmittelbar benachbarten Schichten angewen­ det wird. Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, daß eine Kondensatoranordnung geschaffen wird, die eine vergrößerte Seitenwandfläche durch die Vor­ sehung einer Mehrzahl von Oxidschichten aufweist, wobei die Schichten abwechselnd jeweils nach einer anderen Technik abgeschieden werden, die aus einer thermischen CVD-Technik und einer Plasma-CVD-Technik ausgewählt wird. Ein weiterer Vorteil besteht darin, daß bei der erfindungsgemäßen Kon­ densatoranordnung durch die Vorsehung einer Mehrzahl von Oxidschichten eine vergrößerte Seitenwandfläche gebildet wird, wobei jede Schicht eine Dichte besitzt, die sich von derjenigen der unmittelbar benachbarten Schichten unter­ scheidet. Vorteilhafterweise wird durch die Erfindung eine Kondensatoranordnung mit einer vergrößerten Seitenwandflä­ che durch die Anordnung einer Mehrzahl von Oxidschichten geschaffen, die mit einem Ätzmittel geätzt werden können, das für die verschiedenen Oxidschichten eine unterschiedli­ che Ätzselektivität aufweist. Ein weiterer Vorteil der vor­ liegenden Erfindung besteht darin, daß eine Kondensatoran­ ordnung mit einer vergrößerten Seitenwandfläche durch die Vorsehung einer Mehrzahl von Oxidschichten geschaffen wird, wobei die Schichten mit einer Säure geätzt werden, die ein Verhältnis der Ätzselektivität von wenigstens 1 : 2 für die verschiedenen Oxidschichten besitzt. Die Abscheidung der Oxidschichten kann vorteilhafterweise in einer Standard- Abscheidekammer erfolgen.

Im folgenden werden die Erfindung und deren Ausgestaltungen im Zusammenhang mit den Figuren näher erläutert. Es zeigen:

Fig. 1 im Querschnitt eine vergrößerte Darstellung des Halbleitersubstrates der erfindungsgemäßen Kon­ densatoranordnung, wobei eine Mehrzahl von Oxid­ schichten auf dessen Oberfläche abgeschieden sind;

Fig. 2 im Querschnitt eine vergrößerte Darstellung des Halbleitersubstrates der Fig. 1, wobei ein zum Substrat reichendes Kontaktloch geätzt ist und

Fig. 3 im Querschnitt eine vergrößerte Darstellung des Substrates der Fig. 2 der erfindungsgemäßen Kon­ densatoranordnung, wobei eine Mehrzahl von Oxid­ schichten mit einem Ätzmittel geätzt sind, das unterschiedliche Selektivitäten aufweist, um eine gerippte Oberflächenkonfiguration zu bilden.

Bei den zukünftigen modernen DRAM-Anordnung stellt die ver­ besserte Ladungsspeicherung der Kondensatoranordnung ein wesentliches Merkmal dar. Ein Verfahren zur Verbesserung der Ladungsspeicherung besteht darin, die Fläche des Spei­ cherknotens bzw. -ortes ohne Vergrößerung der horizontalen Gesamtabmessungen der Kondensatoranordnung zu vergrößern. Die vorliegende Erfindung führt zu einer in vertikaler Richtung gerippten Seitenwandstruktur einer Oxid- Zwischenschichtanordnung zur Vergrößerung der Speicherflä­ che der Kondensatoranordnung. Das Herstellungsverfahren wendet die abwechselnde Abscheidung von Oxidschichten nach dem thermischen CVD-Verfahren und dem Plasma-VCD-Verfahren und die selektive Naßätzung dieser Schichten an.

Die vorliegende Erfindung betrifft ein Verfahren zur Her­ stellung einer Kondensatoranordnung mit einer vergrößerten Ladungsspeicherkapazität und einen nach diesem Verfahren hergestellte Kondensatoranordnung. Die Fig. 1 zeigt ein P- Substrat 40 aus einem halbleitenden Material. In diesem Halbleitersubstart 40 wird zuerst eine flache grabenförmige Isolation 42 bis zu einer Dicke ausgebildet, die zwischen etwa 300 nm und etwa 550 nm liegt. Die Ausbildung dieser Isolation 42 erfolgt durch einen thermischen Oxidationspro­ zeß. Die flache grabenförmige Isolation 42 wird verwendet, um die in dem Halbleitersubstrat 40 auszubildenden IC- Einrichtungen voneinander zu isolieren. Ein Metalloxid FET (Feldeffekttransistor), der aus einer Gate-Oxidschicht 44, einer Gate-Anordnung 46, Seitenwandzwischenschichten 48 und einer N⁺ dotierten Sourceschicht 50 sowie einer N⁺ dotierten Drainschicht 52 besteht, wird auf bzw. in dem Halbleiter­ substart 40 ausgebildet. Die Gate-Oxidschicht 44 wird durch einen thermischen Oxidationsprozeß auf der Oberfläche des Halbleitersubstrates 40 bis zu einer Dicke ausgebildet, die zwischen etwa 5 nm und etwa 50 nm liegt. Die Gate-Elektrode 46 wird im allgemeinen durch ein chemisches Dampfabscheide­ verfahren bei einem niedrigen Druck (LPCVD) ausgebildet, bei dem zuerst eine Polysiliziumschicht einer Dicke von et­ wa 100 nm bis etwa 300 nm abgeschieden wird, woraufhin eine Oxidschicht (nicht dargestellt) durch einen zweiten LPCVD- Prozeß aus einer Reaktionsgasmischung von TEOS, N₂O und O₂ abgeschieden wird. Die Oxidschicht, die eine Dicke zwischen etwa 50 nm und etwa 120 nm hat wird bei einer Reaktionstem­ peratur von etwa 720°C und einem Kammerdruck von etwa 250 mTorr abgeschieden. Nach der Abscheidung der Oxidschicht wird die Gate-Anordnung 46 durch fotolitographische Prozes­ se und Ätzprozesse zum Wegätzen des unnötigen Oxids und Po­ lysiliziums hergestellt. Ein Ionenimplantationsprozeß, der Phosphorionen anwendet, wird dann ausgeführt, um die leicht N⁻ dotierten Source- und Drainbereiche (nicht dargestellt) auszubilden.

Beim nächsten Herstellungsschritt wird eine dielektrische Schicht abgeschieden und durch einen isotropen Ätzprozeß geätzt, um die Seitenwandzwischenschichten 48 an der Gate- Anordnung 46 herzustellen. Die dielektrische Schicht wird im allgemeinen aus Siliziumdioxid durch einen LPCVD-Prozeß mit einer Reaktionsgasmischung von TEOS, N₂O und O₂ abge­ schieden. Die Dicke der abgeschiedenen dielektrischen Schicht liegt zwischen etwa 50 nm und etwa 150 nm.

Eine Ionenimplantationstechnik wird dann angewendet, um die stark dotierte N⁺-Sourceschicht 50 und die stark dotierte N⁺-Drainschicht 52 mit Arsenionen auszubilden. Eine dünne Nitrid-Ätzstoppschicht 58 wird vor der Abscheidung der Oxidzwischenschicht abgeschieden.

Die Nitrid-Ätzstoppschicht 58 sollte entfernt werden bevor der Kontakt der Kondensatoranordnung gebildet wird. Es wird eine Mehrzahl von Oxidschichten abwechselnd durch ein ther­ misches CVD- und ein Plasma-CVD-Verfahren abgeschieden. Wie dies in der Fig. 1 gezeigt ist, werden die Schichten 62, 66 und 70 nach einem thermischen CVD-Verfahren abgeschie­ den, das bei einer Kammertemperatur von 800°C oder mehr ausgeführt werden kann. Beispielsweise kann dies durch die folgenden Reaktionen erfolgen:

SiH₄+N₂O→SiO₂+H₂O+N₂ bei 800°C
SiCl₂H₂+2N₂O→SiO₂+N₂+HCl bei 900°C.

Die Dicke für jede einzelne Schicht liegt in einem Bereich zwischen etwa 10 nm und etwa 50 nm. Alternativ werden die Schichten 64, 68 und 72 nach einem Plasma-CVD-Verfahren abgeschieden, wobei die Abscheidetemperatur zwischen 400 °C und 500°C liegt. Beispielsweise erfolgt dies durch ein CVD-Verfahren bei Unteratmosphärendruck.

SiH₄+O₂→SiO₂+H₂ bei <500°C

oder durch ein CVD-Verfahren bei Atmosphären­ druck:

SiH₄+O₂→SiO₂+H₂ bei 400°C.

Es wurde auch herausgefunden, daß ein TEOS-Oxid für die Ab­ scheidung der Oxidschichten nicht zu bevorzugen ist. Eine geeignete Dicke für die einzelnen Schichten des Oxids liegt zwischen etwa 10 nm und etwa 50 nm. Die Gesamtdicke aller Oxidschichten, die in der Fig. 3 dargestellt sind, liegt in einem Bereich zwischen etwa 100 nm und etwa 500 nm.

Die thermische CVD-Abscheidung und die Plasma-CVD- Abscheidung der Oxidschichten können in einer Standard- Abscheide-Kammer ausgeführt werden.

Nach dem Abscheiden der abwechselnden Schichten 62, 64, 66, 68 und 70 werden an der oberen Oxidschicht 72 zur Herstel­ lung des Zellkontaktes Prozesse zur Herstellung eines Mu­ sters und fotolithographische Prozesse ausgeführt. Durch die Verwendung einer Plasma-Ätztechnik (z. B. einer reakti­ ven Ionen-Ätztechnik) die an der Nitrid-Ätzstoppschicht 58 anhält, wird ein geradliniges Kontaktloch 78 zur Freilegung eines Kontaktbereiches 82 des Halbleitersubstrates 40 her­ gestellt. Die Seitenwände 84 und 86 des Kontaktloches 78 sind nach dem Plasma-Ätzprozeß relativ glatt, weil das Plasma keine Selektivität im Hinblick auf die nach dem thermischen CVD-Verfahren und dem Plasma-CVD-Verfahren her­ gestellten Oxidschichten besitzt.

In einem nachfolgenden Naßätzprozeß mit Fluorwasserstoff (der auch als HF-Naßdekorationprozeß bezeichnet wird), der auf den unterschiedlichen Dichten der Oxidschichten beruht, die durch das thermische CVD-Verfahren und das Plasma-CVD- Verfahren hergestellt wurden, beträgt die Ätzselektivität zwischen dem thermischen CVD-Verfahren und dem Plasma-CVD- Verfahren in einem auf einer Säure basierenden Ätzmittel, wie beispielsweise Fluorwasserstoff, etwa 1 : 4. Wie dies die Fig. 3 zeigt, sind die Seitenwände 84 und 86 des Kontakt­ loches 78 zu einer gerippten Form geätzt, nachdem der Naß­ ätzprozeß mit Fluorwasserstoff ausgeführt wurde. Das Ätz­ mittel Fluorwasserstoff weist in Bezug auf die durch das Plasma-CVD-Verfahren hergestellten Oxidschichten eine höhe­ re Selektivität und in Bezug auf die durch das thermische CVD-Verfahren hergestellten Oxidschichten eine niedrigere Selektivität auf. Es wird vermutet, daß die Dichten der beiden Arten der Schichten 62, 64, 66, 68 und 70 sich um wenigstens etwa 10% unterscheiden. Als Ergebnis werden die nach dem Plasma-CVD-Verfahren hergestellten Oxidschichten sehr viel stärker geätzt als diejenigen, die nach dem ther­ mischen CVD-Verfahren hergestellt wurden. Dies führt zu der gerippten Konfiguration in den Seitenwänden. Diese geripp­ ten Seitenwände vergrößern den Oberflächenbereich, der an der Seitenwand der Kondensatoranordnung verfügbar ist, be­ trächtlich. Die Ätzselektivität der Schichten 62, 64, 66 68 und 70 kann auch durch die Prozeßparameter gesteuert wer­ den, die beim Abscheidungsprozeß verwendet werden. Bei­ spielsweise können der Spalt (oder Elektrodenabstand), der Gasdruck des Reaktionsmittels und der Plasma-Leistungspegel die Eigenschaften der erhaltenen Schicht und folglich auch ihre Ätzselektivität beeinflussen.

In weiteren Schritten wird das Knotenpolysilizium (2P) von etwa 100 nm bis ungefähr 200 nm abgeschieden und in-situ dotiert, um einen Knoten zu bilden. Nach einem 2P- Fotolithographieprozeß und einem 2P-Ätzprozeß wird eine flüssige Säure (Fluorwasserstoff) verwendet, um die Oxid­ schicht, die an der Nitridschicht endet, zu strippen. Eine Schicht eines dünnen zerklüfteten Polysiliziums wird dann abgeschieden und eine in-situ dotierte dünne dielektrische Schicht aus Oxid-Nitrid-Oxid (oder Oxynitrid) von etwa 3 nm bis etwa 10 nm Dicke wird dann auf der Oberfläche abge­ schieden. Beim letzten Herstellungsschritt wird eine 3P- Polysiliziumschicht (oder eine Kondensator-Plattenschicht) mit einer Dicke von etwa 150 nm bis etwa 300 nm auf der Oberfläche abgeschieden, um die Kondensatoranordnung zu bilden. Eine Kondensatoranordnung mit einer beträchtlich vergrößerten Ladungsspeicherkapazität wird auf diese Weise nach dem erfindungsgemäßen Verfahren hergestellt. Nachdem Standardpolysiliziumschichten und eine dielektrische Schicht (nicht dargestellt) in dem Kontaktloch 78 abge­ schieden sind, ist die Kondensatoranordnung mit einer be­ trächtlich vergrößerten Ladungsspeicherkapazität herge­ stellt.

Es wird darauf hingewiesen, daß Fluorwasserstoff nur bei­ spielhaft als Naßätzmittel, das die richtige Selektivität zwischen den nach den unterschiedlichen Techniken herge­ stellten Oxidschichten aufweist, genannt wurde. Andere Ätz­ mittel, die eine ähnliche geeignete Selektivität zwischen den Oxidschichten aufweisen, können verwendet werden, um daßelbe gewünschte Ergebnis herbeizuführen, das mit Fluor­ wasserstoff erreicht wird.

Claims (15)

1. Kondensatoranordnung in einer dynamischen Speicherein­ richtung mit

• a) einem Halbleitersubstrat (40),
• b) einer Gate-Anordnung (46) auf dem Halbleiter­ substrat (40) und einer flachen grabenförmigen Isolation (42) in der Oberfläche des Halbleitersubstrates (40),
• c) einer Mehrzahl von Schichten (62, 64, 66, 68, 70, 72), die die Gate-Anordnung (46) und die Isolation (42) überdecken, wobei jede abwechselnde Schicht eine Dichte aufweist, die sich von denjenigen der unmittelbar benach­ barten Schichten unterscheidet,
• d) einem Kontaktloch (78) das in der Mehrzahl der Schichten (62, 64, 66, 68, 70, 72) hergestellt ist und das Halbleitersubstrat (40) freilegt, wobei die Mehrzahl der Schichten Ränder aufweisen, die in dem Kontaktloch (78) mit einer gerippten Konfiguration freiliegen, und
• e) wenigstens zwei Schichten aus einem halbleitenden Material und einer dazwischen angeordneten Schicht aus einem dielektrischen Material, die in dem Kontaktloch (78) abgeschieden sind,

dadurch gekennzeichnet, daß die Mehrzahl von Schichten Oxidschichten sind.

2. Kondensatoranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Schicht aus einem dielektrischen Material eine Oxid- Nitrid-Oxid- oder Oxynitridschicht ist.

3. Kondensatoranordnung nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die Mehrzahl der Oxidschichten wenig­ stens zwei Schichten umfaßt.

4. Kondensatoranordnung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Mehrzahl der Oxidschichten 2 bis 20 Schichten umfaßt.

5. Kondensatoranordnung nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß jede der aufeinanderfolgenden Schichten eine Dichte aufweist, die wenigstens 10% höher oder niedriger ist als die Dichte der unmittelbar benach­ barten Schichten.

6. Kondensatoranordnung nach einem der Ansprüche 1 bis 5, dadurch ge­ kennzeichnet, daß die Mehrzahl der Oxidschichten eine Ge­ samtdicke besitzt, die zwischen etwa 50 nm und etwa 500 nm und vorzugsweise zwischen etwa 100 nm und etwa 300 nm liegt.

7. Verfahren zur Herstellung einer geschichteten Kondensa­ toranordnung, wobei der Kondensator neben einer flachen grabenförmigen Isolation (42) in einer Halbleitereinrich­ tung hergestellt wird, mit folgenden Schritten:

• a) Herstellen einer Gate-Anordnung (46) auf einem Halbleitersubstrat (40) und einer flachen grabenförmigen Isolation (42) in dem Substrat (40),
• b) Abscheiden einer Mehrzahl von Oxidschichten (62, 64, 66, 68, 70, 72), die die Gate-Anordnung (46) und die flache grabenförmige Isolation (42) überdecken, nach Ab­ scheideverfahren, die zwischen einem thermischen CVD- Abscheideverfahren und einem Plasma-CVD-Abscheidever­ fahren abwechseln,
• c) Ätzen durch die Mehrzahl der Oxidschichten (62, 64, 66, 68, 70, 72) zur Herstellung eines Kontaktloches (78) des Kondensators zwischen der Gate-Anordnung (46) und der Isolation (42) zur Freilegung der Ränder der Oxidschich­ ten (62, 64, 66, 68, 70, 72) mit einem ersten Ätzmittel, das keine Selektivität zwischen den nach dem thermischen CVD-Abscheideverfahren hergestellten Oxidschichten und den nach dem Plasma-CVD-Abscheideverfahren hergestellten Oxidschichten aufweist,
• d) Ätzen der freigelegten Ränder der Oxidschichten (62, 64, 66, 68, 70, 72) mit einem zweiten Ätzmittel, das eine ausreichende Ätzselektivität zwischen den nach dem thermischen CVD-Abscheideverfahren hergestellten Oxid­ schichten und den nach dem Plasma-CVD-Abscheideverfahren hergestellten Oxidschichten aufweist, so daß eine geripp­ te Seitenwand in dem Kontaktloch (78) nach dem Ätzschritt hergestellt ist, und
• e) Abscheiden von halbleitenden Schichten und einer isolierenden Schicht in dem Kontaktloch (78) zur Herstel­ lung des Kondensators.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der das erste Ätzmittel anwendende Ätzschritt eine Plas­ maätztechnik umfaßt.

9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, daß die Mehrzahl der Oxidschichten wenigstens zwei Schichten umfaßt.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die Mehrzahl der Oxidschichten 2 bis 20 Schichten umfaßt.

11. Verfahren nach einem der Ansprüche 7 bis 10, dadurch ge­ kennzeichnet, daß als zweites Ätzmittel eine Fluorwasser­ stoffsäure verwendet wird.

12. Verfahren nach einem der Ansprüche 8 bis 11, dadurch ge­ kennzeichnet, daß die Plasma-Ätztechnik aus einer Gruppe ausgewählt wird, die eine magnetisch verstärkte reaktive Ionenätztechnik, eine elektronische Zyklotronresonanz­ technik und eine reaktive Ionenätztechnik umfaßt.

13. Verfahren nach einem der Ansprüche 7 bis 12, dadurch ge­ kennzeichnet, daß die Mehrzahl der Oxidschichten eine Ge­ samtdicke aufweist, die zwischen etwa 50 nm und etwa 500 nm, vorzugsweise zwischen etwa 100 nm und etwa 300 nm liegt.

14. Verfahren nach einem der Ansprüche 7 bis 13, dadurch ge­ kennzeichnet, daß jede Oxidschicht der Mehrzahl der Oxid­ schichten eine Dicke aufweist, die etwa zwischen 10 nm und etwa 50 nm und vorzugsweise zwischen etwa 20 nm und etwa 40 nm liegt.