DE10134500B4 - Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement - Google Patents

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Abstract

Verfahren zur Herstellung eines Kondensators eines Halbleiterbauelementes, mit den Schritten:
Bilden einer Kristallisationskeimschicht über einem Halbleitersubstrat; Bilden einer Mehrfachoxidschicht auf der Kristallisationskeimschicht, wobei die Nassätzrate der einzelnen Schichten der Mehrfachoxidschicht mit jeder der aufeinanderfolgend aufgebrachten Schichten abnimmt;
Bilden einer ersten Öffnung, die die Kristallisationskeimschicht freilegt, durch selektives Trockenätzen der Mehrfachoxidschicht;
Bilden einer zweiten Öffnung durch Nassätzen der lateralen Oberfläche der ersten Öffnung, wobei die Weite der ersten Öffnung vergrößert wird, wobei der untere Teil der zweiten Öffnung größer ist als der obere Teil;
Bilden einer Bodenelektrode auf der Kristallisationskeimschicht, die am Boden der zweiten Öffnung frei liegt, wobei die Bodenelektrode eine mit der zweiten Öffnung identische Form aufweist, wobei die Bodenelektrode mit der Technik der Elektrochemischen Abscheidung gebildet wird;
Freilegen der Kristallisationskeimschicht durch Entfernen der Mehrfachoxidschicht durch Nassätzen;
Entfernen der Kristallisationskeimschicht durch Trockenätzen;
Bilden einer...

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Kondensators in einem Halbleiterbauelement, insbesondere auf ein Verfahren zur Herstellung eines Kondensators mit einer unteren Elektrode, dessen oberer Teil kleiner ist als dessen unterer Teil.
  • Beschreibung des Standes der Technik
  • Eine ECD(elektrochemische Abscheidung)-Technik wird verwendet, um die Pt-Schicht für eine Bodenelektrode eines Kondensators abzuscheiden, dessen Größe gemäß dem Ansteigen der Integrationsdichte des Halbleiterbauelementes verringert wird. Um die Pt-Schicht für die Bodenelektrode zu bilden, wird eine Pt-Kristallisationskeimschicht auf einem Halbleitersubstrat gebildet, auf welchem eine bestimmte untere Struktur gebildet ist, und es wird ein Oxidschichtmuster mit einer Öffnung gebildet, welche die Pt-Kristallisationskeimschicht exponiert. Die Pt-Schicht wird auf der Pt-Kristallisationskeimschicht abgeschieden, die in der Öffnung exponiert ist.
  • Derzeit wird ein Profil für eine Bodenelektrode durch ein Profil der Öffnung in dem Oxidmuster, welches durch Trockenätzen gebildet wurde, bestimmt. Durch die Eigenschaften des Trockenätzens hat die Öffnung das Profil, bei dem der untere Teil der Öffnung relativ kleiner ist als der obere Teil. Wie in 1 beschrieben, ist der untere Teil der Bodenelektrode kleiner als der obere Teil, gemäß dem Profil der Öffnung. Dadurch werden die elektrischen Eigenschaften des Kondensators verschlechtert, da die Stufenabdeckung der dielektrischen Schicht und der obersten Elektrode, die auf der Bodenelektrode abgeschieden ist, schlecht sind.
  • Verfahren zur Herstellung von Kondensatoren eines Halbleiterbauelementes sind im Stand der Technik beispielsweise aus dem DE 196 43 905 C1 , dem US 5,545,585 A und dem US 5,789,320 A bekannt.
  • Zusammenfassung der Erfindung
  • Es ist daher ein Ziel der vorliegenden Erfindung ein Verfahren zur Herstellung eines Kondensators zur Verfügung zu stellen, welcher eine elektrische Eigenschaft eines Halbleiterbauelements verbessert.
  • In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines Kondensators eines Halbleiterbauelementes zur Verfügung gestellt, welches die Schritte umfasst: Bilden einer Kristallisationskeimschicht über einem Halbleitersubstrat; Bilden einer Mehrfachoxidschicht auf der Kristallisationskeimschicht, wobei die Nassätzrate der einzelnen Schichten der Mehrfachoxidschicht mit jeder der aufeinanderfolgend aufgebrachten Schichten abnimmt; Bilden einer ersten Öffnung, die die Kristallisationskeimschicht freilegt, durch selektives Trockenätzen der Mehrfachoxidschicht; Bilden einer zweiten Öffnung durch Nassätzen der lateralen Oberfläche der ersten Öffnung, wobei die Weite der ersten Öffnung vergrößert wird, wobei der untere Teil der zweiten Öffnung größer ist als der obere Teil; Bilden einer Bodenelektrode auf der Kristallisationskeimschicht, die am Boden der zweiten Öffnung frei liegt, wobei die Bodenelektrode eine mit der zweiten Öffnung identische Form aufweist, wobei die Bodenelektrode mit der Technik der Elektrochemischen Abscheidung gebildet wird; Freilegen der Kristallisationskeimschicht durch Entfernen der Mehrfachoxidschicht durch Nassätzen; Entfernen der Kristallisationskeimschicht durch Trockenätzen; Bilden einer dielektrischen Schicht auf der Bodenelektrode; und Bilden einer oberen Elektrode auf der dielektrischen Schicht.
  • Kurze Beschreibung der Zeichnungen
  • Die obigen Ziele und Eigenschaften der vorliegenden Erfindung werden aus der folgenden Beschreibung der bevorzugten Ausführungsformen klar, die in Verbindung mit der begleitenden Zeichnung vorgenommen wird, in der
  • 1 eine SEM (Rasterelektronenmikroskop)-Querschnittsphotografie ist, die eine Bodenelektrode eines gemäß einem der Anmelderin bekannten Verfahren hergestellten Kondensators zeigt;
  • 2A2E Querschnitte sind, die einen Kondensatorherstellungsprozess eines Halbleiterbauelementes gemäß der vorliegenden Erfindung zeigen;
  • 3 eine SEM-Querschnittsphotografie ist, die eine Bodenelektrode eines gemäß der vorliegenden Erfindung hergestellten Kondensators zeigt.
  • Detaillierte Beschreibung der bevorzugten Ausführungsformen
  • Im Folgenden wird ein Verfahren zur Herstellung eines Kondensators eines Halbleiterbauelementes gemäß der vorliegenden Erfindung im Detail mit Bezug auf die begleitenden Zeichnungen beschrieben.
  • Wie in der 2A dargestellt, wird eine Isolierschicht 12 und eine reflektierende Schutzschicht 13 auf einem Halbleitersubstrat 11 gebildet, auf welchem eine vorbestimmte Struktur herausgebildet wurde. Die reflektierende Schutzschicht 13 ist aus einem Material gebildet, dessen Ätzselektivität höher ist als die der Isolierschicht 12. Die Isolierschicht 12 ist mit einer Oxidschicht gebildet und die reflektierende Schutzschicht 13 ist mit einer Oxidnitridschicht (SiON) gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung gebildet.
  • Als nächstes wird ein Kontaktloch, welches eine vorbestimmte Region des Halbleiters exponiert, durch selektives Ätzen der reflektierenden Schutzschicht 13 und der Isolierschicht 12 gebildet. Daher wird eine Polysiliziumschicht auf der gesamten Struktur mit einer Dicke von 50 bis 300 nm gebildet, und es wird anschließend ein Polysiliziumanschluss 14 durch einen sog. blanket etch – Ätzprozess gebildet, bis nur noch das Polysilizium in dem Kontaktloch in einer Tiefe von 50 bis 200 nm von der oberen Oberfläche der reflektierenden Schutzschicht 13 gesehen verbleibt.
  • Eine Ti-Schicht wird auf der gesamten Struktur gebildet, einschließlich eines Polysiliziumanschlusses 14, mit einer Dicke von 10 bis 30 nm. Es wird eine thermische Behandlung durchgeführt, um eine TiSix-Schicht 15 auf dem Polysiliziumanschluss 14 durch die Reaktion zwischen der Oberfläche des Polysilizumanschlusses 14 und der Ti-Schicht zu bilden. Anschließend wird die auf der reflektierenden Schutzschicht 13 verbleibende Ti-Schicht durch einen Nassätzprozess entfernt.
  • Eine Diffusionsbarrierenschicht 16 wird auf der gesamten Struktur zum vollständigen Vergraben des Kontaktloches gebildet. Die Diffusionsbarrierenschicht 16 wird aus einer TiN-Schicht, einer TiSiN-Schicht, einer TiAlN-Schicht, einer TaSiN-Schicht oder einer TaAlN-Schicht gebildet. Ein CMP-Prozess wird ausgeführt, bis die obere Oberfläche der reflektierenden Schutzschicht freigelegt wird, wodurch die Diffusionsbarrierenschicht 16 nur auf der TiSix-Schicht 15 in dem Kontaktloch verbleibt.
  • Eine Kristallisationskeimschicht 17 zur Bildung einer Pt-Schicht wird auf der reflektierenden Schutzschicht 13 und der Diffusionsbarrierenschicht 16 gebildet. Die Kristallisationskeimschicht 17 wird mit Pt, Ru, Ir, Os, W, Mo, Co, Ni, Au oder Ag mit einer Dicke von 5–100 nm gebildet.
  • Wie in der 2B dargestellt, werden anschließend eine erste Oxidschicht 18 und eine zweite Oxidschicht 19 nacheinander auf der Kristallisationskeimschicht 17 gebildet. Auch wenn die Oxidschicht mit doppelten Stufen gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung gebildet wird, kann die Oxidschicht mit mehreren Schichten gebildet werden, wie etwa einer Dreifachschicht.
  • In der Mehrfach-Oxidschicht nimmt die Ätzrate jeder Schicht der Mehrfachoxidschicht mit jeder der aufeinanderfolgend aufgewachsenen Schichten ab. Im Falle des Bildens der Doppeloxidschichten gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung ist die Nassätzrate der ersten Oxidschicht 18 größer als die der zweiten Oxidschicht 19.
  • Um die Nassätzraten der Mehrfachoxidschichten zu vermindern, wenn die Schichten anwachsen, können zwei Verfahren zur Bildung der Mehrfachoxidschichten verwendet werden. Ein Verfahren ist es, die Dotierstoffkonzentration der Mehrfachoxidschichten zu vermindern, wenn die Schichten wachsen. Das andere Verfahren ist, die Abscheidungstemperatur der Mehrfachoxidschichten, von denen jede Schicht mit einem identischen Dotierstoff dotiert ist, anzuheben, wenn die Schichten wachsen. Die Mehrfachoxidschichten sind dotiert mit mindestens B, P, As oder Ga. Die Gesamtdicke der Mehrfachoxidschicht beträgt 50–2000 nm in der bevorzugten Ausführungsform der vorliegenden Erfindung.
  • Eine erste Öffnung 31, die die Kristallisationskeimschicht 17 freilegt, wird durch selektives Trockenätzen gebildet.
  • Wie in der 2C dargestellt, werden die zweite Oxidschicht 19 und die erste Oxidschicht 18 unter Verwendung eines Nassätzmittels geätzt, um eine zweite Öffnung 32 zu bilden, die größer ist als die erste Öffnung. Die erste Oxidschicht 18 wird in dem Ätzprozess schneller geätzt als die zweite Oxidschicht 19, da die Ätzrate der ersten Oxidschicht 18 schneller ist als die der zweiten Oxidschicht 19. Dadurch ist es möglich, eine zweite Öffnung 32 zu erhalten, dessen unterer Teil größer ist als dessen oberer Teil. Die zweite Oxidschicht 19 und die erste Oxidschicht 18 werden mit einer gemischten Lösung von HF und H2O geätzt oder einer gemischten Lösung aus NH4F und H2O bei einer Temperatur von 4°C bis 80°C, für 1 Sekunde bis 3600 Sekunden, gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung. Das Volumen des H2O beträgt weniger als das 1000-fache des Volumens der HF-Lösung in der gemischten Lösung aus HF und H2O und das Volumen von NH4F beträgt weniger als das 500-fache des Volumens der gemischten Lösung aus NH4F und HF.
  • Anschließend wird auf der Kristallisationskeimschicht 17 unter Verwendung einer ECD-Technik eine erste Metallschicht gebildet, und die erste Metallschicht wird vervollständigt durch Nassätzen der ersten Oxidschicht 18 und der zweiten Oxidschicht 19. Die erste Metallschicht wird mit Ru, Ir, Os, W, Mo, Co, Ni, Au oder Ag unter der Bedingung einer Stromdichte von 0.1 mA/cm2 bis 10 mA/cm2 gebildet.
  • Es ist möglich, die Bodenelektrode, deren unterer Teil größer ist als deren oberer Teil, durch Bilden der ersten Metallschicht in der zweiten Öffnung 32, deren unterer Teil ebenfalls größer ist als deren oberer Teil zu bilden. Die Bodenelektrode des Kondensators, der gemäß der vorliegenden Erfindung hergestellt wurde, ist in der 3 dargestellt.
  • Wie in der 2D dargestellt, wird die Kristallisationskeimschicht 17 durch Entfernen der Mehrfachoxidschichten freigelegt, und die freigelegte Kristallisationskeimschicht 17 wird zur Isolation zwischen den Bodenelektroden entfernt.
  • Wie in der 2E dargestellt, wird eine dielektrische Schicht 21 auf der gesamten Struktur einschließlich der Bodenelektrode gebildet, und es wird ein schneller thermischer Ausheilungsprozess zum Verbessern der dielektrischen Eigenschaften implementiert. Eine zweite Metallschicht, beispielsweise eine Pt-Schicht, wird auf der dielektrischen Schicht 21 gebildet, und es wird eine oberste Elektrode 22 durch Musterung der zweiten Metallschicht gebildet. Die dielektrische Schicht 21 wird mit einem (Ba, Sr)TiO3 (BST)-Schicht bei einer Temperatur von 300°C bis 600°C bis zu einer Dicke von 15 bis 50 nm gebildet. Auch wird der schnelle Ausheilungsprozess in einer Stickstoffgasatmosphäre bei einer Temperatur von 500 bis 700°C für 30 bis 180 Sekunden in der Umgebung von Stickstoff implementiert. Die zweite Metallschicht wird unter Verwendung einer CVD-Technik oder Sputter-Technik gebildet.
  • Wie oben beschrieben, kann die Eigenschaft der Stufenabdeckung verbessert werden und kann eine elektrische Eigenschaft des Bauelementes verbessert werden, wenn die dielektrische Schicht und die oberste Elektrode auf der Bodenelektrode gemäß der vorliegenden Erfindung gebildet werden.

Claims (13)

  1. Verfahren zur Herstellung eines Kondensators eines Halbleiterbauelementes, mit den Schritten: Bilden einer Kristallisationskeimschicht über einem Halbleitersubstrat; Bilden einer Mehrfachoxidschicht auf der Kristallisationskeimschicht, wobei die Nassätzrate der einzelnen Schichten der Mehrfachoxidschicht mit jeder der aufeinanderfolgend aufgebrachten Schichten abnimmt; Bilden einer ersten Öffnung, die die Kristallisationskeimschicht freilegt, durch selektives Trockenätzen der Mehrfachoxidschicht; Bilden einer zweiten Öffnung durch Nassätzen der lateralen Oberfläche der ersten Öffnung, wobei die Weite der ersten Öffnung vergrößert wird, wobei der untere Teil der zweiten Öffnung größer ist als der obere Teil; Bilden einer Bodenelektrode auf der Kristallisationskeimschicht, die am Boden der zweiten Öffnung frei liegt, wobei die Bodenelektrode eine mit der zweiten Öffnung identische Form aufweist, wobei die Bodenelektrode mit der Technik der Elektrochemischen Abscheidung gebildet wird; Freilegen der Kristallisationskeimschicht durch Entfernen der Mehrfachoxidschicht durch Nassätzen; Entfernen der Kristallisationskeimschicht durch Trockenätzen; Bilden einer dielektrischen Schicht auf der Bodenelektrode; und Bilden einer oberen Elektrode auf der dielektrischen Schicht.
  2. Verfahren nach Anspruch 1, wobei die Kristallisationskeimschicht mit einem Material gebildet ist, welches aus einer Gruppe ausgewählt wurde, welche aus Pt, Ru, Ir, Os, W, Mo, Co, Ni, Au und Ag besteht.
  3. Verfahren nach Anspruch 1, wobei die Bodenelektrode aus einem Material gebildet ist, welches aus einer Gruppe ausgewählt wurde, welche aus Pt, Ru, Ir, Os, W, Mo, Co, Ni, Au und Ag besteht.
  4. Verfahren nach Anspruch 1, wobei die Bodenelektrode unter der Bedingung einer Stromdichte von 0.1 mA/cm2 bis 10 mA/cm2 gebildet wird.
  5. Verfahren nach Anspruch 1, wobei die Mehrfachoxidschicht Schritt für Schritt durch abnehmende Konzentration eines Dotierstoffes in jeder Schicht der Mehrfachoxidschicht gebildet wird.
  6. Verfahren nach Anspruch 5, wobei der Dotierstoff ein Material ist, welches aus einer Gruppe ausgewählt wird, welche aus B, P, As und Ga besteht.
  7. Verfahren nach Anspruch 1, wobei das Nassätzen bei einer Temperatur von 4°C bis 80°C für 1 bis 3600 Sekunden durchgeführt wird.
  8. Verfahren nach Anspruch 7, wobei das Nassätzen unter Verwendung einer HF-haltigen Lösung ausgeführt wird.
  9. Verfahren nach Anspruch 8, wobei das Nassätzen unter Verwendung einer gemischten Lösung der HF-Lösung und von H2O ausgeführt wird, wobei das Volumen des H2O geringer ist als das 1000-fache des Volumens der HF-Lösung.
  10. Verfahren nach Anspruch 9, wobei das Nassätzen unter Verwendung einer gemischten Lösung der NH4F-Lösung und von HF ausgeführt wird, wobei das Volumen des NH4F geringer ist als das 500-fache des Volumens der NH4F/HF-Lösung.
  11. Verfahren nach Anspruch 1, wobei die Mehrfachoxidschicht durch Schritt für Schritt ansteigende Abscheidungstemperatur für jede Schicht der Mehrfachoxidschicht gebildet wird, wobei jede Schicht der Mehrfachoxidschicht eine identische Dotierstoffkonzentration aufweist.
  12. Verfahren nach Anspruch 11, wobei der Dotierstoff ein Material ist, welches aus einer Gruppe ausgewählt wird, welche aus B, P, As und Ga besteht.
  13. Verfahren nach Anspruch 12, wobei das Nassätzen bei einer Temperatur von 4°C bis 80°C für 1 bis 80 Sekunden ausgeführt wird.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422594B1 (ko) * 2001-09-12 2004-03-16 주식회사 하이닉스반도체 반도체 소자의 커패시터 및 제조방법
KR100448852B1 (ko) 2001-12-26 2004-09-18 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100795683B1 (ko) * 2002-04-19 2008-01-21 매그나칩 반도체 유한회사 반도체 소자의 커패시터 제조 방법
KR100443361B1 (ko) * 2002-04-26 2004-08-09 주식회사 하이닉스반도체 전기화학증착법을 이용한 캐패시터 제조방법
US6861355B2 (en) * 2002-08-29 2005-03-01 Micron Technology, Inc. Metal plating using seed film
KR100866126B1 (ko) * 2002-12-20 2008-10-31 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
CN100339953C (zh) * 2003-02-24 2007-09-26 友达光电股份有限公司 形成接触孔的方法
US7463928B2 (en) * 2003-04-25 2008-12-09 Medtronic, Inc. Identifying combinations of electrodes for neurostimulation therapy
WO2006012423A1 (en) * 2004-07-20 2006-02-02 Medtronic, Inc. Therapy programming guidance based on stored programming history
GB2502306A (en) * 2012-05-22 2013-11-27 Univ Singapore Microparticle sensor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545585A (en) * 1996-01-29 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of making a dram circuit with fin-shaped stacked capacitors
DE19643905C1 (de) * 1996-10-30 1998-04-09 Mosel Vitelic Inc Kondensatoranordnung in einer dynamischen Speichereinrichtung und Herstellungsverfahren
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677222A (en) * 1996-10-11 1997-10-14 Vanguard International Semiconductor Corporation Method for forming a DRAM capacitor
KR100230382B1 (ko) * 1996-11-18 1999-11-15 윤종용 핀형 커패시터 제조방법
KR20000001703A (ko) * 1998-06-12 2000-01-15 윤종용 반도체 커패시터 제조방법
KR100289739B1 (ko) * 1999-04-21 2001-05-15 윤종용 전기 도금 방법을 이용한 샐프얼라인 스택 커패시터의 제조방법
KR20010019578A (ko) * 1999-08-28 2001-03-15 윤종용 커패시터 형성 방법
US6294425B1 (en) * 1999-10-14 2001-09-25 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors by electroplating electrodes from seed layers

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545585A (en) * 1996-01-29 1996-08-13 Taiwan Semiconductor Manufacturing Company Method of making a dram circuit with fin-shaped stacked capacitors
US5789320A (en) * 1996-04-23 1998-08-04 International Business Machines Corporation Plating of noble metal electrodes for DRAM and FRAM
DE19643905C1 (de) * 1996-10-30 1998-04-09 Mosel Vitelic Inc Kondensatoranordnung in einer dynamischen Speichereinrichtung und Herstellungsverfahren

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