KR100230382B1 - 핀형 커패시터 제조방법 - Google Patents

Abstract

핀(fin)형 커패시터 제조방법이 개시되어 있다. 이 방법은 반도체기판 상에 절연막을 형성하는 단계와, 절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계와, 스토리지 콘택홀을 채우는 제1 도전막 패턴을 형성하는 단계와, 제1 도전막 패턴이 형성된 결과물 상에 특정 화학용액에 대하여 서로 다른 습식 식각률을 갖는 제1 붕소질화막 및 제2 붕소질화막을 인시투 방식으로 서로 번갈아가면서 적어도 2회 이상 적층시키는 단계와, 제1 및 제2 붕소질화막이 서로 번갈아가면서 적층된 결과물 전면에 제2 도전막을 형성하는 단계와, 제2 도전막과 제1 및 제2 붕소질화막들을 연속적으로 패터닝하여 제1 도전막 패턴을 노출시키는 홀을 형성하는 단계와, 홀이 형성된 결과물을 특정 화학용액에 소정의 시간동안 담구어 홀의 측벽에 노출된 제1 붕소질화막 패턴들 및 제2 붕소질화막 패턴들을 서로 다른 양만큼 식각시킴으로써 요철형태의 측벽을 구비하는 변형된 홀을 형성하는 단계와, 변형된 홀의 내부를 채우는 제3 도전막 패턴을 형성함과 동시에 제2 도전막 패턴을 제거하는 단계와, 제1 및 제2 붕소질화막 패턴들을 제거하는 단계를 포함하는 것을 특징으로 한다. 이에 따라, 고집적 DRAM 소자에 적합한 커패시터의 용량을 극대화시키면서 생산성을 제고시킬 수 있다.

Description

핀형 커패시터 제조방법{fabrication method of fin-type capacitor}

본 발명은 반도체소자에 사용되는 커패시터 제조방법에 관한 것으로, 특히 핀형 커패시터 제조방법에 관한 것이다.

반도체소자의 종류에는 여러 가지가 있으며, 이들 여러 가지의 반도체소자 중에 메모리 셀에 정보를 기억시키고 기억된 정보를 읽어내는 반도체 기억 소자가 있다. 이러한 반도체 기억 소자에는 외부로부터 가해지는 전원이 차단되는 경우에 이미 기억된 정보가 소멸되는 휘발성 기억소자가 있다. 휘발성 기억 소자의 대표적인 것으로 DRAM 소자를 들 수 있는 데, 이러한 DRAM 소자의 단위 셀은 정보, 즉 전하를 저장시키는 하나의 셀 커패시터와 상기 셀 커패시터와 외부 사이에 스위칭 역할을 해주는 하나의 억세스 트랜지스터로 구성되어 있다. 여기서, 상기 셀 커패시터는 DRAM 셀의 특성과 직접적으로 관계가 있으며, 셀 커패시터의 용량이 클수록 DRAM 셀의 특성이 우수하다. 다시 말해서, 셀 커패시터의 용량이 클수록 DRAM 셀의 저전압 특성이 우수하며, 소프트 에러 발생률(SER;soft error rate)이 감소한다. 따라서, 낮은 전원전압에서 동작하는 고집적 DRAM 소자를 구현하기 위해서는 셀 커패시터의 용량을 반드시 증가시켜야 한다.

DRAM 셀 커패시터의 용량을 증가시키기 위하여 지금까지 여러 가지의 커패시터 제조방법이 제안된 바 있다. 이들 중에 전하를 저장하는 스토리지 전극의 표면적을 증가시키어 셀 커패시터의 용량을 증가시키는 방법이 계속 연구되고 있다. 이와 같이 스토리지 전극의 표면적을 증가시키는 방법에는 스토리지 전극을 3차원적인 형태, 예컨대 실린더형, 박스형, 스택형, 또는 핀(fin)형으로 형성하는 방법 등이 있다.

종래의 핀형 커패시터를 형성하는 방법은 반도체기판 상에 절연막을 형성하고, 상기 절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하고, 상기 스토리지 콘택홀이 형성된 결과물 전면에 스토리지 콘택홀을 채우는 도전막을 형성하고, 상기 도전막 상에 특정 화학용액에 대하여 서로 다른 식각률을 갖는 2개의 물질층, 예컨대 불순물로 도우핑된 도우프트 폴리실리콘막 및 불순물을 함유하지 않는 언도우프트 폴리실리콘막을 서로 번갈아가면서 적층시키고, 상기 적층된 복수의 물질층을 연속적으로 패터닝하여 상기 스토리지 콘택홀을 덮는 복수의 물질층 패턴을 형성하고, 상기 결과물을 상기 특정 화학용액에 담구어 복수의 물질층 패턴의 측벽에 요철부를 형성함으로써, 핀형의 스토리지 전극을 형성한다. 여기서, 상기 도우프트 폴리실리콘막 및 언도우프트 폴리실리콘막은 연속적으로 형성하지 않으므로 공정이 복잡하고 이들 각각의 폴리실리콘막을 형성하는 데 많은 시간이 소요된다. 또한, 도우프트 폴리실리콘막 및 언도우프트 폴리실리콘막의 식각률은 큰 차이를 보이지 않으므로 스토리지 전극의 표면적이 원하는 만큼 증가시키기가 어려운 문제점이 있다.

상술한 바와 같이, 종래의 핀형 커패시터 제조방법은 공정이 복잡하고 스토리지 전극의 표면적을 극대화시키기가 어려우므로 고집적 DRAM 소자에 적합하지 않은 문제점이 있다.

따라서, 본 발명이 이루고자하는 기술적 과제는 상기 문제점을 해결하기 위한 것으로, 습식 식각률이 서로 다른 2층의 물질막을 서로 번갈아가면서 인시투 방식으로 적층시키어 스토리지 전극 형성공정을 단순화시키면서 그 표면적을 극대화시킬 수 있는 핀형 커패시터 제조방법을 제공하는 데 있다.

도 1 내지 도 5는 본 발명의 실시예에 의한 핀형 커패시터 제조방법을 설명하기 위한 단면도들이다.

상기 기술적 과제를 이루기 위하여 본 발명의 핀형 커패시터 제조방법은 반도체기판 상에 절연막을 형성하는 단계와, 상기 절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계와, 상기 스토리지 콘택홀을 채우는 제1 도전막 패턴을 형성하는 단계와, 상기 결과물 상에 특정 화학용액에 대하여 서로 다른 습식 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 적어도 2회 이상 적층시키는 단계와, 상기 결과물 전면에 제2 도전막을 형성하는 단계와, 상기 제2 도전막 및 상기 인시투 방식으로 적층된 제1 및 제2 물질막들을 연속적으로 패터닝하여 상기 제1 도전막 패턴을 노출시키는 홀을 형성하는 단계와, 상기 결과물을 상기 특정 화학용액에 소정의 시간동안 담구어 상기 홀의 측벽에 노출된 제1 물질막 패턴들 및 제2 물질막 패턴들을 서로 다른 양만큼 식각시킴으로써 요철형태의 측벽을 구비하는 변형된 홀을 형성하는 단계와, 상기 변형된 홀의 내부를 채우는 제3 도전막 패턴을 형성함과 동시에 상기 제2 도전막 패턴을 제거하는 단계와, 상기 제1 및 제2 물질막 패턴들을 제거하는 단계를 포함하는 것을 특징으로 한다.

본 발명에 의하면, 특정 화학용액에 대하여 서로 다른 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 차례로 적층시킴으로써, 커패시터의 용량을 극대화시키면서 제조공정 시간을 단축시킬 수 있다. 따라서, 고집적 DRAM 소자의 생산성을 제고시킬 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 1은 스토리지 콘택홀을 통하여 반도체기판(1)과 접촉하는 도전막(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 절연막, 예컨대 BPSG막을 형성한다. 이어서, 상기 절연막을 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 스토리지 콘택홀을 형성함과 동시에 절연막 패턴(3)을 형성한다. 다음에, 상기 결과물 전면에 상기 스토리지 콘택홀 내부를 채우는 제1 도전막을 형성하고, 상기 절연막 패턴(3)이 노출될 때까지 제1 도전막을 에치백하여 상기 스토리지 콘택홀 내부에 제1 도전막 패턴(5)을 형성한다. 여기서, 상기 제1 도전막은 도우핑된 폴리실리콘막 또는 텅스텐막으로 형성한다.

도 2는 제1 물질막 패턴(7a, 7a'), 제2 물질막 패턴(7b, 7b'), 및 제2 도전막 패턴(11)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 제1 도전막 패턴(5)이 형성된 결과물 전면에 특정 화학용액, 예컨대 인산용액 또는 황산용액에 대하여 서로 다른 식각률을 갖는 제1 물질막 및 제2 물질막을 서로 번갈아가면서 적어도 2회 이상 반복하여 적층시킨다. 이어서, 상기 결과물 전면에 제2 도전막을 형성한다. 여기서, 상기 제1 물질막은 붕소 함유량이 질소 함유량에 비하여 적어도 8배 이상, 바람직하게는 9배 이상인 제1 붕소질화막(BN)으로 형성하는 것이 바람직하고, 상기 제2 물질막은 붕소 함유량이 질소 함유량에 비하여 4배 이하, 바람직하게는 3배 이하인 제2 붕소질화막으로 형성하는 것이 바람직하다. 이와 같이 붕소 함유량과 질소함유량의 비율이 서로 다르게 형성된 제1 및 제2 붕소질화막은 상기 특정 화학용액인 인산용액 또는 황산용액에 대하여 서로 다른 습식 식각률을 보인다. 예를 들면, 붕소 함유량이 질소 함유량에 비하여 9배인 붕소질화막은 인산용액 또는 황산용액에 대하여 1 분당 5Å 이하의 느린 식각률을 보이는 반면에, 붕소 함유량이 질소 함유량에 비하여 3배인 붕소질화막은 1 분당 3000Å 내지 7000Å의 빠른 식각률을 보인다. 즉, 붕소질화막은 붕소의 함유량이 질소의 함유량에 비하여 증가할수록 인산용액 또는 황산용액에 대한 식각률이 느린 특성을 보인다. 이러한 붕소질화막은 플라즈마 CVD 공정을 이용하여 형성하며, 플라즈마를 발생시키기 위한 RF 전력을 다르게 조절함으로써, 붕소 함유량과 질소 함유량의 비율을 다르게 조절하는 것이 가능하다. 예를 들어, RF 전력이 150와트인 조건에서 형성된 붕소질화막은 붕소 함유량이 질소 함유량에 비하여 9배인 특성을 가지며, RF 전력이 550와트인 조건에서 형성된 붕소질화막은 붕소 함유량이 질소 함유량에 비하여 3배인 특성을 갖는다. 즉, RF 전력을 증가시킬수록 붕소 함유량은 질소 함유량에 비하여 감소하는 경향을 보인다. 상기 제1 붕소질화막 및 제2 붕소질화막을 형성하는 순서는 서로 바꾸어 실시하여도 무방하다.

이와 같이 RF 전력만을 변화시키면서 동일한 플라즈마 CVD 장비 내에서 서로 다른 식각률을 갖는 제1 붕소질화막 및 제2 붕소질화막을 서로 번갈아가면서 연속적으로 형성할 수 있으므로, 특정 화학용액에 대한 습식 식각률이 서로 다른 제1 물질막 및 제2 물질막을 인시투 방식으로 서로 번갈아가면서 적층시키는 것이 가능하다. 그리고, 본 발명에서는 제1 물질막 및 제2 물질막을 각각 2회 형성하는 경우를 예로 들어 설명하고자 하며, 필요에 따라 3회 이상 반복적으로 형성할 수도 있다.

계속해서, 상기 제1 물질막 및 제2 물질막이 인시투방식으로 각각 2회 형성된 결과물 전면에 제2 도전막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 다음에, 상기 제2 도전막 및 복수의 제1 및 제2 물질막들을 연속적으로 패터닝하여 상기 제1 도전막 패턴(5)을 노출시키는 홀을 형성함과 동시에, 차례로 적층된 제1 물질막 패턴(7a), 제2 물질막 패턴(7b), 제1 물질막 패턴(7a'), 제2 물질막 패턴(7b'), 및 제2 도전막 패턴(11)을 형성한다.

도 3은 변형된 제1 물질막 패턴(7c, 7c') 및 변형된 제2 물질막 패턴(7d, 7d')을 형성함으로써 요철형태의 측벽을 갖는 변형된 홀을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 홀이 형성된 결과물을 특정 화학용액에 소정의 시간동안 담구어 홀 측벽에 노출된 상기 제1 물질막 패턴(7a, 7a') 및 제2 물질막 패턴(7b, 7b')을 등방성 식각한다. 이와 같이 제1 및 제2 물질막 패턴(7a, 7a', 7b, 7b')들을 등방성 식각하고 나면, 붕소 함유량이 질소함유량에 비하여 상대적으로 높은 제1 물질막 패턴(7a, 7a')은 식각률이 느리어 그 폭이 큰 변화를 보이지 않는 반면에, 붕소함유량이 질소함유량에 비하여 상대적으로 낮은 제2 물질막 패턴(7b, 7b')은 상기 제1 물질막 패턴(7a, 7a')에 비하여 식각률이 빠르므로 많은 양이 식각되어 그 폭이 크게 감소한다. 이에 따라, 도시된 바와 같이 변형된 제1 물질막 패턴(7c, 7c') 및 변형된 제2 물질막 패턴(7d, 7d')에 의하여 요철형태의 측벽을 갖는 변형된 홀이 형성된다.

도 4는 핀형의 스토리지 전극인 제3 도전막 패턴(13)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 변형된 홀이 형성된 결과물 전면에 변형된 홀 내부를 완전히 채우는 제3 도전막, 예컨대 단차도포성이 우수한 도우핑된 폴리실리콘막을 저압 CVD 공정으로 형성한다. 이어서, 상기 복수의 변형된 제1 및 제2 물질막 패턴들(7c, 7d, 7c', 7d')중 최상부층인 변형된 제2 물질막 패턴(7d')이 노출될 때까지 상기 제3 도전막 및 상기 제2 도전막 패턴(11)을 연속적으로 에치백하여 상기 제1 도전막 패턴(5)과 접촉하면서 변형된 홀 내부를 채우는 제3 도전막 패턴(13)을 형성한다. 이와 같이 형성된 제3 도전막 패턴(13)은 도시된 바와 같이 그 측벽이 상기 변형된 홀의 측벽과 같이 요철형태를 갖는다.

도 5는 본 발명에 의한 핀형 커패시터를 완성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 제3 도전막 패턴(13)이 형성된 결과물을 습식 식각용액, 예컨대 완충산화막 식각용액(BOE; buffered oxide etchant)에 담구어 상기 변형된 제1 및 제2 물질막 패턴(7c, 7c', 7d, 7d')들을 제거함으로써, 상기 제3 도전막 패턴의 측벽을 노출시킨다. 이와 같이 측벽이 노출된 제3 도전막 패턴(13)은 도시된 바와 같이 핀(fin) 형태를 가지며 그 표면적이 극대화된 스토리지 전극 역할을 한다. 이어서, 도시하지는 않았지만 상기 제3 도전막 패턴(13)의 측벽이 노출된 결과물 전면에 유전막 및 플레이트 전극에 해당하는 제4 도전막을 차례로 형성하여 본 발명에 의한 핀형 커패시터를 완성한다.

본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.

상술한 바와 같이 본 발명의 실시예에 의하면, 특정 화학용액에 대하여 서로 다른 식각률을 갖는 제1 물질막 및 제2 물질막을 인시투 방식으로 적어도 2회 이상 반복적으로 형성함으로써, 스토리지 전극을 형성하는 공정을 단순화시키면서 그 표면적을 극대화시킬 수 있다. 이에 따라 저전압에서 동작하는 고집적 DRAM 소자에 적합한 핀형 커패시터 제조시 생산성을 제고시킬 수 있다.

Claims (6)

1. 반도체기판 상에 절연막을 형성하는 단계;

   상기 절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 스토리지 콘택홀을 형성하는 단계;

   상기 스토리지 콘택홀을 채우는 제1 도전막 패턴을 형성하는 단계;

   상기 결과물 상에 특정 화학용액에 대하여 서로 다른 습식 식각률을 보이는 제1 물질막 및 제2 물질막으로서 붕소 함유량이 질소 함유량의 9배 이상인 제1 붕소질화막 및 붕소 함유량이 질소 함유량이 질소 함유량의 3배 이하인 제2 붕소질화막을 인시투 방식으로 서로 번갈아가면서 적어도 2회 이상 적층시키는 단계;

   상기 결과물 전면에 제2 도전막을 형성하는 단계;

   상기 제2 도전막 및 상기 인시투 방식으로 적층된 제1 붕소질화막들 및 제2 붕소질화막들을 연속적으로 패터닝하여 상기 제1 도전막 패턴을 노출시키는 홀을 형성하는 단계;

   상기 결과물을 상기 특정 화학용액에 소정의 시간동안 담구어 상기 홀의 측벽에 노출된 제1 붕소질화막 패턴들 및 제2 붕소질화막 패턴들을 서로 다른 양만큼 식각시킴으로써 요철형태의 측벽을 구비하는 변형된 홀을 형성하는 단계;

   상기 변형된 홀의 내부를 채우는 제3 도전막 패턴을 형성함과 동시에 상기 제2 도전막 패턴을 제거하는 단계; 및

   상기 제1 및 제2 붕소질화막 패턴들을 제거하는 단계를 포함하는 것을 특징으로 하는 핀형 커패시터 제조방법.
2. 제1항에 있어서, 상기 제1 도전막 패턴은 텅스텐막 및 도우핑된 폴리실리콘막중 어느 하나로 형성하는 것을 특징으로 하는 핀형 커패시터 제조방법.
3. 제1항에 있어서, 상기 특정 화학용액은 인산 용액 및 황산 용액중 어느 하나인 것을 특징으로 하는 핀형 커패시터 제조방법.
4. 제1항에 있어서, 상기 제1 붕소질화막은 150와트 이하의 RF(radio frequency) 전력을 사용하는 플라즈마 CVD 공정으로 형성하고 상기 제2 붕소질화막은 550와트 이상의 RF 전력을 사용하는 플라즈마 CVD 공정으로 형성하는 것을 특징으로 하는 핀형 커패시터 제조방법.
5. 제1항에 있어서, 상기 제2 도전막 및 제3 도전막 패턴은 도우핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 핀형 커패시터 제조방법.
6. 제1항에 있어서, 상기 제1 및 제2 붕소질화막 패턴들을 제거하는 단계 이후에

   상기 결과물 전면에 유전막 및 제4 도전막을 차례로 형성하는 단계를 더 구비하는 것을 특징으로 하는 핀형 커패시터 제조방법.