KR100227176B1 - 반도체 메모리장치 제조방법 - Google Patents

반도체 메모리장치 제조방법 Download PDF

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KR100227176B1
KR100227176B1 KR1019960017376A KR19960017376A KR100227176B1 KR 100227176 B1 KR100227176 B1 KR 100227176B1 KR 1019960017376 A KR1019960017376 A KR 1019960017376A KR 19960017376 A KR19960017376 A KR 19960017376A KR 100227176 B1 KR100227176 B1 KR 100227176B1
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Abstract

게이트 전극과 워드 라인으로서 작용하는 디지트 선이 형성된다. 제2 층간 절연막은 디지트 선 상에 형성된다. 이후에, 제2 접촉 홀이 형성된다. 다결정 실리콘 막과 절연막이 연속해서 형성된다. 이들 막은 선정된 모양으로 패턴되고 다결정 실리콘 막이 형성된 후 RIE 방법에 의해 비등방적으로 에칭된 후에, 바로 등방적으로 건식 에칭되어 측벽 부분의 에지 부분의 날카로운 부분이 제거되며, 이후에 절연막이 하이드로플루오릭 산으로 습식 에칭된다. 그 결과, 절연막이 완전히 제거된다. 그 결과, 원통형 적층 캐패시터의 저장 전극이 형성된다.

Description

반도체 메모리 장치 제조 방법
제1도는 종래 제조 방법의 제1 단계에서의 반도체 장치의 중간 공정물에 대한 단면도.
제2도는 종래 제조 방법의 제2 단계에서의 공정물에 대한 단면도.
제3도는 종래 제조 방법의 제3 단계에서의 공정물에 대한 단면도
제4도는 종래 제조 방법의 제4 단계에서의 공정물에 대한 단면도
제5도는 종래 제조 방법의 제5 단계에서의 공정물에 대한 단면도
제6도는 종래 제조 방법의 제6 단계에서의 공정물에 대한 단면도.
제7도는 종래 제조 방법의 제7 단계에서의 공정물에 대한 단면도.
제8도는 종래 제조 방법의 제8 단계에서의 공정물에 대한 단면도.
제9도는 본 발명의 방법에 따라 제조된 반도체 장치의 일부를 예시하는 평면도
제10도는 본 발명의 제조 방법의 제1 단계에서의 공정물에 대한 단면도.
제11도는 본 발명의 제조 방법의 제2 단계에서의 공정물에 대한 단면도.
제12도는 본 발명의 제조 방법의 제3 단계에서의 공정물에 대한 단면도.
제13도는 본 발명의 제조 방법의 제4 단계에서의 공정물에 대한 단면도
제14도는 본 발명의 제조 방법의 제5 단계에서의 공정물에 대한 단면도.
제15도는 본 발명의 제조 방법의 제6 단계에서의 공정물에 대한 단면도.
제16도는 본 발명의 제조 방법의 제7 단계에서의 공정물에 대한 단면도.
제17도는 본 발명의 제조 방법의 제8 단계에서의 공정물에 대한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘 기판 2 : 소자 분리 산화막
3 : 게이트 산화막 4 : 게이트 전극
5a, 5b, 5c : 확산층 6 : 제1 층간 절연막
7 : 제1 콘택트 홀 8 : 디지트 선
9 : 제2 층간 절연막 10 : 제2 콘택트 홀
11a : 다결정 실리콘 11b : 베이스 부분
12 : 절연막 13 : 레지스트 패턴
14a : 다결정 실리콘막 14b, 14c : 측벽 부분
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로, 특히 각각이 트랜지스터와 적층형 캐패시터로 구성되는 메모리 셀들을 갖고 있는 다이내믹 랜덤 억세스 메모리(DRAM)를 제조하는 방법에 관한 것이다.
소정 타이밍에 정보가 판독되고 기록될 수 있는 반도체 메모리 장치로서는 다이내믹 랜덤 억세스 메모리(DRAM)가 공지되어 있다. 일반적으로, DRAM은 메모리 셀 어레이와 주변 회로로 구성된다. 메모리 셀 어레이는 대량의 정보를 저장한다. 주변 회로는 DRAM 안밖으로 신호를 입력 및 출력한다.
종래의 DRAM에 있어서, 그의 한 메모리 셀은 하나의 트랜지스터와 하나의 캐패시터로 구성된다. 이 캐패시터는 전하의 저장량에 해당되는 정보를 기억하는데 일반적으로 플래너형, 트렌치형, 및 적층형으로 분류된다. 플래너형에 있어서, 캐패시터는 실리콘 기판의 앞면에 형성된다. 트렌치형에 있어서는 실리콘 기판 내에 홈이 형성된다. 홈의 측벽들은 캐패시터로서 이용된다. 적층형에 있어서는, 실리콘 기판 상에 전극이 형성된다 전극의 상면과 측면은 캐패시터로서 이용된다. 적층형 캐패시터에 있어서 저장 전극은 필드 산화물 막, 게이트 전극, 또는 디지트 라인의 윗 부분까지 연장될 수 있다. 그래서, 캐패시터의 용량을 캐패시터의 표면 영역의 증가에 대응되게 증가시킬 수 있다.
DRAM의 집적도가 커짐에 따라, 저장 전극의 표면 영역이 감소한다 저장전하량은 저장 전극 영역에 비례하기 때문에 소프트 에러에 만족할 만큼 견딜 수 있는 저장 전하 용량을 성취할 수 없다. 그래서, 종래의 DRAMs에서는 적층형 캐패시터가 널리 이용되고 있다.
DRAM의 집적도가 훨씬 커진 구조를 위한 저장 전하의 특정량을 확보하기 위하여 원통형 적층 캐패시터가 제안되어 왔다. 종래의 적층 캐패시터는 원하는 용량을 얻기 위하여 적층 전극의 상면 및 측면을 이용하고 있는데 비해, 원통형 적층 캐패시터는 바닦면, 외측면 및 내측면을 이용한다. 그래서, 원통형 적층 캐패시터의 저장 전극의 표면 영역은 내측면의 영역에 대한 적층 캐패시터의 표면 영역보다 크다.
그러한 종래 기술로서는, 반도체 장치를 제조하는 방법이 JPA 평 6-151749에 제안되어 있다
다음에, 제1내지8도를 참조하여 원통형 적층 캐패시터를 제조하는 공지된 방법을 설명하기로 한다.
제1도에 도시된 바와 같이, 실리콘 산화물 막으로 구성된 소자 분리 산화물막(2)은 P형 실리콘 기판(1)의 주 앞면 상의 선정된 영역에 4000 옹스트롱 두께로 LOCOS방법에 의해 형성된다. 그후, 가열 산화 방법 등에 의해 게이트 산화물 막(3)이 형성된다. 다량의 비소(AS) 또는 인(P)이 도우프되어 있는 다결정 실리콘으로 구성된 게이트 전극(4)은 게이트 산화물 막(3) 위에 선택적으로 형성된다. 그후에, 비소(AS) 이온이 게이트 산화물 막(3)내로 주입된다. 그래서, 확산층(5a,5b,5c)들이 셀 트랜지스터로서 형성된다. 제1 층간 절연막(9)은 실리콘 산학물 막(SiO2) 또는 실리콘 산화물 막(Si3N4)으로 형성된다.
그 후에, 제2도에 도시된 바와 같이, 확산층(5b)까지 연장되는 제1 접촉 홀(7)이 형성된다. 다량의 비소(AS) 또는 인(P)이 도우프되어 있는 다결정 실리콘은 결과 구조물의 전체 앞면에 피착되고 나서 선정된 형태로 패턴화되어 디지트 선(8)이 형성된다. 이후, 제2 층간 절연물 막(9)은 실리콘 산화물 막(SiO2) 또는 실리콘 질화물 막(Si3N4)으로 형성된다.
제3도에 도시된 바와 같이, 확산층(5a 및 5c)까지 연장되는 제2 접촉 홀(10)을 형성하고, 다량의 비소(As) 또는 인(P)이 도우프되어 있는 다결정 실리콘 막(11a)이 CVD 방법을 이용해서 1500 내지 4000 옹스트롱 두께로 결과 구조물의 전 표면에 형성된다. 그 후에, 실리콘 산화물 막으로 구성된 절연막(12)을 CVD 방법을 이용해서 5000 내지 10000 옹스트롱 두께로 결과 구조물의 앞 표면에 형성한다 캐패시터의 저장 전극의 측 표면부의 높이는 절연막(12)의 막 두께에 의해 규정된다. 그 후, 포토레지스트가 절연막(12)의 앞 표면에 도포된 후 공지된 사진석판술 등에 의해 선정된 모양으로 패턴되어 레지스트 패턴(13)이 형성된다.
이후에, 제4도에 도시된 바와 같이, 레지스트 패턴(13)의 마스크를 이용해서 절연막(12)을 예를 들어 비등방성 에칭 공정과 같은 에칭 공정으로 선택적으로 제거한다. 레지스트 패턴(13)은 애싱(ashing)에 의해 제거된다. 패턴된 절연막(12)의 마스크를 이용해서 원통형 적층 캐패시터 저장 전극의 베이스 부분(11b)을 비등방성 에칭으로 형성한다. 대안적으로, 레지스트 패턴(13)을 이용해서 절연막(12)이 패턴된다. 바로 이후에 레지스트 패턴(13)의 마스크를 이용해서 베이스 부분(11b)을 비등방적으로 에칭할 수 있다.
다음에는, 제5도에 도시한 바와 같이, 다량의 비소(As) 또는 인(P)이 도우프되어 있는 다결정 실리콘 막(14a)이 CVD 방법을 이용해서 500 내지 1000 옹스트롱 두께로 결과적인 구조물의 전체 앞 표면에 형성된다. 다결정 실리콘 막(14a)은 RIE(반응성 이온 에칭; reactive ion etching) 방법을 이용해서 비등방적으로 에칭된다. RIE 방법은 무선 주파수 파워가 0.3kW/cm2이고, 가스 압력이 150mT이고, 염소(cl2) 가스의 유속이 50sccm이고 주파수가 13.56MHZ이며 에칭 시간이 30 내지 60초인 조건에서 평행판형 RIE 유니트로 실행된다.
이후에, 절연막(12)은 예를 들어 측벽 부분(14b)의 에지 부분을 노출시키도록하이드로겐 플루오라이드를 이용하는 습식 에칭 방법을 이용하여 선정된 두께로 에칭된다. 다결정 실리콘 막(14a)을 비등방적으로 에칭함으로써, 측벽 부분(14b)이 제6a 및 6b도에 도시된 바와 같은 모양으로 형성된다. 제6b도는 제6a도의 X 부분을 보여주는 확대도이다.
이 상태에서 측벽 부분(14b)의 에지 부분은 제6a도에 도시된 바와 같이 날카롭게 형성된다. 캐패시터가 측벽 부분(14b) 상에 형성될 때, 전계가 날카로운 부분에 집중한다. 그래서, 캐패시터 절연막의 수명이 감소한다.
이 문제를 해결하기 위하여, 다음의 공정이 실행된다. 제7도에 도시된 바와같이, 측벽 부분(14b)의 에지 부분은 아르곤(As) 가스와 같은 불활성 가스로 스패터(spatter) 에칭된다. 예를 들어, 스패터 에칭 공정은 무선 주파수 파워가 0.2 내지 1.0kW/cm2의 범위이고, 가스 압력이 30mT 이하이고, 아르곤(Ar) 가스의 유속이 20 내지 50 sccm의 범위이며, 주파수가 13.56MHZ 이하이고, 스패터 에칭 시간이 1분 내지 3분의 범위인 조건에서 평행판형 RIE 유니트로 실행된다. 불활성 가스를 이용하는 스패터 에칭 공정에서, 실리콘 결정은 물리적으로 에칭되기 때문에 돌출 부분이 먼저 에칭된다.
제6a도에 도시된 상태에서, 측벽 부분(14b)은 스패터 에칭 방법에 의해 에칭된다. 이후에, 하이드로겐 플루오라이드를 이용하는 습식 에칭 방법에 의해 절연막(12)이 완전히 제거된다. 마지막으로, 제8a 및 8b도에 도시된 모양의 측벽 부분(14c)이 얻어진다. 제8b도는 제8a도의 Y 부분을 보여주는 확대도이다.
그 결과, 측벽 부분(14c)의 날카로운 엣지 부분을 갖고 있지 않은 원통형 적층캐패시터의 저장 전극이 얻어진다.
상술한 바와 같이, 제6a 및 6b도에 도시된 원통형 적층 캐패시터의 저장 전극의 측벽 부분(14b)의 엣지가 날카롭게 형성된다. 캐패시터가 저장 전극 상에 형성될 때, 전계가 측벽 부분(14b)의 엣지 부분에 집중되기 때문에, 캐패시터 절연막의 수명이 줄어든다. 또한, 캐패시터 절연막이 형성될 때나, 대향 전극이 형성될 때 측벽 부분(14b)의 엣지 부분이 파괴된다. 그래서, 최종 수율이 떨어진다. 결과적으로, 원통형 적층 캐패시터의 측벽 부분(14b)의 엣지 부분이 날카롭게 형성되지 않게 하기 위한 단계가 요구된다
이와 관련된 기술에 따르면, 측벽 부분(14b)의 엣지 부분이 날카롭게 형성되지 않게 하기 위해서는 다결정 실리콘 막(14a)의 비등방성 에칭 공정이 제5도에 도시된 RIE 방법에 의해 비등방적으로 실행된 후에, 절연막(12)을 선정된 두께로 습식 에칭하기 위한 단계와 측벽 부분(14b)의 에지 부분을 스패터-에칭하기 위한 단계가 요구된다. 이와 같이, 다수의 제조 단계가 더 요구되는 단점이 있다.
본 발명은 앞서 언급한 관점에서 이루어진 것이다. 본 발명의 목적은 저장전극을 형성하기 위한 많은 부가적인 단계를 요하지 않는 반도체 메모리 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 제1 태양은 각각이 하나의 트랜지스터와 하나의 적층 캐패시터로 구성된 메모리 셀들을 갖고 있는 DRAM의 저장 전극을 갖고 있는 반도체 메모리장치를 제조하는 방법으로서, 이 방법은 (a) P형 실리콘 기판의 앞 표면 상에 N채널형 MOS 트랜지스터를 형성하는 단계와, (b) 실리콘 기판의 앞 표면 상에 선정된 위치까지 연장되는 개구부를 갖고 있는 제1 절연막을 형성하는 단계와, (c) 개구부의내측 및 제1 절연막의 앞 표면과 접촉하는 제1 도전막을 형성하는 단계와, (d) 제1도전막의 선정된 위치에 제2 절연막을 형성하는 단계와, (e) 제2 절연막을 커버하는 제2 도전막을 형성하는 단계와, (f) 제2 절연막의 상단 앞 표면이 노출되도록 적어도 제2 절연막의 상단 앞 표면 상에 피착된 제2 도전막을 비등방적으로 건식 에칭하여 제거하는 단계와, (g) 제2 도전막의 에지 부분이 날카롭게 형성되는 것을 방지하기 위하여 제2 절연막의 측 표면에 피착된 제2 도전막을 등방적으로 건식 에칭하는 단계와, (h) 제2 절연막을 에칭하는 단계를 포함하고 있다.
본 발명의 제2 태양은 제1 태양의 방법에서 단계 (g)가 유황 헥사플루오라이드(sulfar hexafluoride; SF6)와 헬륨(He) 가스의 혼합물을 이용하여 실행되는 것이다.
본 발명의 반도체 메모리 장치를 제조하는 방법에 따르면, 제2 절연막의 상단 앞 표면에 피착된 적어도 제2 도전막이 반응성 이온 에칭(RIE) 방법에 의해 비등방적으로 에칭되어 제거된다. 그래서, 제2 절연막의 상단 앞 표면이 노출된다.
제2 절연막의 측 표면 상에 피착된 제2 도전막이 등방적으로 건식 에칭된다. 그래서, 제2 도전막의 에지 부분이 날카롭게 형성되지 않는다. 결과적으로, 다결정 실리콘 막을 비등방적으로 에칭한 후에 절연막을 선정된 두께로 습식-에칭하는 단계를 필요로 하는 종래의 방법과는 다르게, 측벽 부분의 에지 부분은 부가적인 제조 단계를 이용하지 않고도 날카롭게 형성되지 않는다. 그래서, 안정하게 동작하는 원통형 적층 캐패시터의 저장 전극을 제조할 수 있다.
본 발명의 이들 및 다른 목적, 특징 및 장점들은 첨부된 도면을 참조하면 최선 실시예에 대한 다음의 상세한 설명으로부터 명백히 이해할 수 있을 것이다.
[실시예]
이제 첨부된 도면을 참조하여 본 발명의 반도체 메모리 장치를 제조하는 방법을 설명하기로 한다.
제9도는 본 발명에 따라 제조된 반도체 메모리 장치의 일부에 대한 평면도이다. 제9도에 있어서, 실리콘 기판 상에는 소자 분리 산화물 막(2), 게이트 전극(4), 제1 접촉 홀(7), 디지트 선(8), 제2 접촉 홀(10), 및 측벽 부분(14)이 형성된다.
제10도 내지 제17도는 본 발명의 방법에 따른 순차적인 단계에 있어서의 메모리 장치의 중간 생성물에 대한 단면도이다. 제10도 내지 제17도는 제9도의 선A-A′ 따라 절취한 단면도이다.
제10도에 도시된 바와 같이, 실리콘 산화물로 구성된 소자 분리 산화물 막(2)은LOCOS 방법에 의해 4000 옹스트롱 두께로 P형 실리콘 기판(1)의 주 앞 표면의 선정된 영역에 형성된다. 이후에, 게이트 산화물 막(3)이 가열 산화 방법 등에 의해 형성된다. 다량의 비소(As) 또는 인(P)이 도우프되어 있는 다결정 실리콘으로 구성된 게이트 전극(4)은 게이트 산화물 막(3) 상에 선택적으로 형성된다. 이후에, 비소(As) 이온이 게이트 산화물 막(3) 내로 주입된다. 그래서, 확산층(5a, 5b 및 5c)이 셀 트랜지스터로서 형성된다. 다음에, 제1 층간 절연물 막(6)이 실리콘 산화물 막(SiO2) 또는 실리콘 질화물 막(Si3N4)으로 형성된다.
이후, 제11도에 도시된 바와 같이, 확산층(5b)까지 연장되는 제1 접촉 홀(7)이형성된다. 다량의 비소(As) 또는 인(P)이 도우프된 다결정 실리콘은 결과적인 구조물의 전체 앞 표면에 피착되어 선정된 모양으로 패턴된다. 그 결과, 디지트 선(8)이 형성된다. 그후, 제2 층간 절연물 막(9)이 실리콘 산화물 막(SiO2) 또는 실리콘 질화물 막(Si3N4)으로 형성된다.
다음에는, 제12도에 도시된 바와 같이, 확산층(5a 및 5c)까지 연장되는 제2접촉 홀(10)이 형성된다. 다량의 비소(As) 또는 인(P)이 도우프된 다결정 실리콘 막(11a)은 CVD 방법에 의해서 1500 내지 4000 옹스트롱 두께로 전체 앞 표면에 형성된다. 그후, 실리콘 산화물 막으로 구성된 절연막(12)이 CVD 방법에 의해 5000 내지 10000 옹스트롱 두께로 전체 앞 표면에 형성된다. 캐패시터의 저장 전극의 측 표면 부분의 높이는 절연막(12)의 막 두께로 규정된다. 이후에, 포토레지스트가 절연막(12)의 앞 표면에 도포된 후 사진석판 방법 등에 의해 선정된 모양으로 패턴된다. 그 결과, 레지스트 패턴(13)이 형성된다.
이후에, 제13도에 도시된 바와 같이, 레지스트 패턴(13)의 마스크를 이용해서절연막(12)을 에칭 공정, 예를 들어, 비등방성 에칭 공정으로 선택적으로 제거한다. 레지스트 패턴(13)은 애싱 방법에 의해 제거된다.
패턴화된 절연막(12)의 마스크를 이용해서, 원통형 적층 캐패시터 저장 전극의 베이스 부분(11b)이 예를 들어 비등방성 에칭 방법에 의해 형성된다. 대안적으로, 레지스트 패턴(13)을 이용해서, 절연막(12)이 패턴화된다. 바로, 이후에 레지스트 패턴(13)의 마스크를 이용해서 베이스 부분(11b)이 비등방적으로 에칭될 수 있다.
다음에는 제14도에 도시된 바와 같이, 다량의 비소(As) 또는 인(P)이 도우프된 다결정 실리콘 막(14a)이 CVD 방법에 의해 500 내지 1000 옹스트롱 두께로 전체 앞 표면에 형성된다. 다결정 실리콘 막(14a)은 RIE(반응성 이온 에칭) 방법에 의해 비등방적으로 에칭된다. RIE 방법은 무선 주파수 전력(radio frequency power)이 0.3kW/cm2이고, 가스 압력이 150mT이며, 염소(cl2) 가스의 유속이 50 sccm이며 주파수가 13.56MHz이고 에칭 시간이 30 내지 60초인 조건에서 평행판 RIE 유니트로 실행된다.
다결정 실리콘 막(14a)을 RIE 방법으로 비등방 에칭할 때 제15a 및 15b도에도시된 바와 같은 측벽 부분(14b)이 형성된다. 제15b도는 제15a도의 부분 X를 보여주는 확대도이다.
이 상태에서, 측벽 부분(14b)의 에지 부분이 날카롭게 형성된다. 캐패시터가 측벽 부분(14b) 상에 형성되면, 전계가 날카로운 부분에 집중된다. 그래서, 캐패시턴스 절연막의 수명이 감소된다.
이러한 문제점을 해결하기 위해, 다결정 실리콘 막을 RIE 방법으로 비등방 에칭한 후 바로, 다음의 등방성 건식 에칭 단계가 부가적으로 실행된다.
제8도에 도시된 바와 같이, 유황 헥사플루오라이드(SF6) 가스와 헬륨 가스(He)의 혼합물로 측벽 부분(14b)의 에지 부분을 등방성 건식 에칭한다. 등방성 건식에칭 공정은 무선 주파수 전력이 0.5kW/cm2이고, 가스 압력이 500mT이며, 유황 헥사플루오라이드(SF6) 가스의 유속이 100sccm이며, 헬륨(He) 가스의 유속이 200sccm이며 주파수가 13.56MHz이고 에칭 시간이 30 내지 60초인 조건에서 평행판 RIE 유니트로 실행된다.
제15도에 도시된 상태에서, 측벽 부분(14b)의 에지 부분은 등방성 건식 에칭방법에 의해 제거된다. 에칭 공정 후에, 절연막(12)은 하이드로겐 플루오라이드를 이용하는 습식 에칭 방법에 의해 완전히 제거된다. 제17a 및 17b도에 도시된 날카로운 부분을 갖고 있지 않은 측벽 부분(14c)을 얻을 수 있다. 제9b도는 제9a도의 부분 Y를 보여주는 확대도이다.
그래서, 측벽 부분(14c)의 날카로운 부분을 갖지 않는 원통형 적층 캐패시터의 저장 전극을 얻을 수 있다.
상술한 바와 같이, 본 발명에 따른 방법에 메모리 장치를 제조하는 방법은 하나의 트랜지스터와 하나의 적층 캐패시터로 구성된 메모리 셀들을 갖고 있는 DRAM의 저장 전극을 제조하는 방법이다. 이 방법에 있어서, 제14도에 도시된 다결정 실리콘 막(14a)은 RIE 방법에 의해 비등방적으로 에칭된다. 이후, 실리콘 기판이 등방적으로 에칭되고, 측벽 부분의 에지 부분의 날카로운 부분은 에칭 유니트 밖으로 나옴이 없이 동일한 에칭 유니트 내에서 제거된다. 그 결과, 제조 단계 수가 종래의 방법 보다 작아진다. 결국, 제조 단가가 감소된다.
본 발명을 최선의 실시예를 들어 도시하고 설명했을지라도 본 발명 분야에 숙련된 사람이면 본 발명의 사상 및 범위를 벗어나지 않고도 본 발명에 대한 여러변형, 삭제 및 부가 등을 실현할 수 있음은 이해되어야 한다.

Claims (2)

  1. (정정) 각각이 하나의 트랜지스터와 하나의 적층형 캐패시터로 구성된 메모리 셀들을 갖고 있는 DRAM의 저장 전극을 갖는 반도체 메모리 장치를 제조하는 방법에 있어서, (a) P형 실리콘 기판의 앞 표면에 N채널형 MOS 트랜지스터를 형성하는 단계와; (b) 상기 실리콘 기판의 앞 표면 상의 선정된 위치까지 연장되는 개구부를 갖는 제1 절연막을 형성하는 단계와; (c) 상기 개구부의 내측 및 상기 제1 절연막의 앞 표면(front surface)과 접촉하는 제1 도전막을 형성하는 단계와; (d) 상기 제1 도전막의 선정된 위치에 제2 절연막을 형성하는 단계와; (e) 상기 제2 절연막을 덮는 제2 도전막을 형성하는 단계와; (f) 상기 제2 절연막의 상단 앞 표면을 노출시키도록 적어도 상기 제2 절연막의 상단 앞 표면 상에 피착된 상기 제2 도전막을 비등방적 건식 에칭하여 제거하는 단계와; (g) 상기 제2 도전막의 에지 부분이 날카롭게 형성되는 것을 방지하도록 상기 제2 절연막의 측 표면 상에 피착된 상기 제2 도전막을 등방성 에칭하는 단계와; (h) 상기 제2 절연막을 에칭하는 단계를 포함하는 반도체 메모리 장치 제조방법.
  2. 제1항에 있어서, 상기 단계 (g)는 유황 헥사플루오라이트(SF6) 가스와 헬륨(He) 가스의 혼합물을 이용하여 실행되는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
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