JP3350638B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Description

【発明の詳細な説明】

【0001】

【発明の属する技術分野】本発明は、DRAM(Dynami
c Random Access Memory)に代表される半導体素子とそ
の製造方法に関する。

【0002】

【従来の技術】近年、半導体素子ではその小型化・高集
積化が一層図られており、これに伴って配線など個々の
素子要素の微細化が益々進んでいる。ところが、このよ
うな傾向から、例えばコンタクトホールを形成する場合
では、微細化によってこのコンタクトホールと下層の電
極(導電部)との間の位置合わせ余裕が十分にとれなく
なってきている。そのため、通常はセルフアライメント
でコンタクトホールを形成したり、コンタクトホールを
大きく開口させて形成した後、このコンタクトホール内
に絶縁膜でサイドウォールを形成し、コンタクトホール
を実質的に縮小して位置合わせ余裕をとるなどの方法が
採用されるようになっている。

【0003】また、半導体素子としてDRAMの場合で
は、微細化によるセル面積の縮小化に伴い、図3(g)
に示すように、キャパシタ電極を上方に立てることによ
って表面積をかせぐ、いわゆるシリンダー型電極構造が
採用されるようになってきている。このシリンダー型電
極構造を形成するには、図3(a)に示すように層間絶
縁膜1内にコンタクトホール2を開口形成した後、ポリ
シリコン3を堆積してコンタクトホール2内をポリシリ
コン3で埋め込む。なお、8はゲート電極であり、9は
シリコン酸化膜である。続いて、このポリシリコン3を
エッチバックして図3(b)に示すようにコンタクトホ
ール2内に埋め込んだポリシリコン3aのみを残す。次
いで、全面にシリコン酸化膜を堆積形成し、さらにこれ
をパターニングして図3(c)に示すようにシリンダー
を形成するための凹部4を形成する。

【0004】次いで、図3(d)に示すように再度ポリ
シリコン5を全面に堆積し、続いてシリコン酸化膜を堆
積形成する。そして、このシリコン酸化膜をエッチバッ
クして図3(e)に示すように前記凹部4内にのみシリ
コン酸化膜6を残す。次いで、ポリシリコン5をエッチ
バックして除去し、図3(f)に示すように有底筒状の
ポリシリコン5aを形成する。その後、凹部4内に残し
たシリコン酸化膜6および凹部4を形成したシリコン酸
化膜をエッチング除去し、図3(g)に示したシリンダ
ー型電極構造、すなわちシリンダー型キャパシタの下部
電極構造を得る。

【0005】

【発明が解決しようとする課題】ところで、前記のシリ
ンダー型電極構造では、コンタクトホール2を実質的に
縮小するべくサイドウォール7を形成しているが、この
サイドウォール7としては、微小コンタクトでも被覆性
の良いシリコン窒化膜(SiN)が一般に用いられる。
しかしながら、サイドウォール7にシリコン窒化膜を用
いた場合、図3(h)に示すようにコンタクトずれが起
きると、サイドウォール7がゲート電極8やフィールド
エッヂ(図示略)に直接接触してしまい、シリコン窒化
膜のストレスおよびその膜中の水素、さらには界面準位
等によってトランジスタ特性が変動したり、接合リーク
電流が増大するなどの不都合を生じてしまう。

【0006】また、前記のシリンダー型電極構造を有す
るDRAMでは、コンタクトホール2に埋め込まれたポ
リシリコン3aとシリンダー部のポリシリコン5aとが
別々に形成され、したがってミクロ的に見てこれらが不
連続に形成されているため、シリンダー型電極構造にお
いてシリンダー型キャパシタの下部電極となるポリシリ
コン5aが、例えば洗浄やスピンドライ乾燥などの工程
の際に、コンタクトホール2内に埋め込まれたポリシリ
コン3aよりなるコンタクトから剥がれてしまう恐れが
ある。さらに、このようなシリンダー型電極構造の製造
方法にあっては、ポリシリコンの堆積を2回行うなどそ
の製造工程が複雑であるといった改善すべき課題があ
る。

【0007】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、コンタクトホールに用い
たシリコン窒化膜からなるサイドウォールが、位置合わ
せずれによってゲート電極等に接触することによる不都
合を解消して微細化をより推し進めることのできる半導
体素子とその製造方法、およびシリンダー型キャパシタ
の下部電極とコンタクトホール内のコンタクトとが剥が
れてしまうなどといった不都合を解消し、かつその製造
工程を簡略化することのできる半導体素子とその製造方
法を提供することにある。

【0008】

【課題を解決するための手段】本発明の半導体素子
は、層間絶縁膜中にコンタクトホールが形成され、該コ
ンタクトホール内の壁面部にサイドウォールが形成され
てなり、前記サイドウォールが、その底部がシリコン酸
化膜あるいはシリコン酸化窒化膜からなり、該シリコン
酸化膜あるいはシリコン酸化窒化膜の上部がシリコン窒
化膜からなることを前記課題の解決手段とした。

【0009】この半導体素子によれば、サイドウォール
の底部をシリコン酸化膜あるいはシリコン酸化窒化膜と
したことから、コンタクトずれが起き、サイドウォール
がゲート電極などに直接接触してしまっても、サイドウ
ォールの底部がシリコン酸化膜あるいはシリコン酸化窒
化膜からなっており、したがってゲート電極などに接触
する部分がシリコン酸化膜あるいはシリコン酸化窒化膜
となることから、該シリコン酸化膜あるいはシリコン酸
化窒化膜の上部にあるシリコン窒化膜が直接ゲート電極
などに接触しなくなる。

【0010】本発明の半導体素子の製造方法では、シリ
コン基体上の層間絶縁膜に、前記シリコン基体に通じる
コンタクトホールを形成し、次に、該コンタクトホール
内に臨む前記シリコン基体表面部にシリコン酸化膜ある
いはシリコン酸化窒化膜を形成し、次いで、前記シリコ
ン基体上の全面にシリコン窒化膜を形成し、その後、前
記シリコン窒化膜に異方性エッチングを施すとともに、
前記コンタクトホール内のシリコン基体表面のシリコン
酸化膜あるいはシリコン酸化窒化膜に異方性エッチング
を施し、前記コンタクトホール内にシリコン窒化膜とシ
リコン酸化膜あるいはシリコン酸化窒化膜とからなるサ
イドウォールを形成することを前記課題の解決手段とし
た。

【0011】この製造方法によれば、コンタクトホール
内に臨むシリコン基体表面部にシリコン酸化膜あるいは
シリコン酸化窒化膜を形成し、さらに全面にシリコン窒
化膜を形成した後、これらシリコン窒化膜およびシリコ
ン酸化膜あるいはシリコン酸化窒化膜を異方性エッチン
グしてコンタクトホール内にシリコン窒化膜とシリコン
酸化膜あるいはシリコン酸化窒化膜とからなるサイドウ
ォールを形成するので、コンタクトずれが起き、ゲート
電極などがコンタクトホール内に臨んでしまっても、コ
ンタクトホール内にシリコン酸化膜あるいはシリコン酸
化窒化膜を形成した後シリコン窒化膜を形成することか
ら、ゲート電極などにサイドウォールを形成するシリコ
ン窒化膜が直接接触することがなくなる。

【0012】本発明におけるもう一方の半導体素子で
、シリンダー型キャパシタを有するDRAM型のもの
であり、シリンダー型キャパシタの下部電極とシリコン
基体の導電部とを通じさせるコンタクトホール内に埋め
込まれて前記下部電極と導電部とを電気的に接続するコ
ンタクト部分と、前記シリンダー型キャパシタの下部電
極とが連続して一体形成されてなることを前記課題の解
決手段とした。

【0013】この半導体素子によれば、コンタクトホー
ル内のコンタクト部分とシリンダー型キャパシタの下部
電極とが連続して一体形成されてなるので、例えば洗浄
やスピンドライ乾燥などの工程の際に、下部電極がコン
タクトから剥がれてしまうといった不都合がなくなる。

【0014】本発明におけるもう一方の半導体素子の製
造方法では、シリンダー型キャパシタを有するDRAM
型の半導体素子を製造するに際し、まず、シリコン基体
上の層間絶縁膜にシリコン基体の導電部に通じるコンタ
クトホールを形成し、次に、前記コンタクトホール内を
埋め込まない状態で前記層間絶縁膜上に上層膜を形成
し、次いで、前記上層膜をエッチングして前記コンタク
トホールの開口部より大きい開口を有する凹部を、前記
コンタクトホールの開口部を外側に臨ませた状態に形成
するとともに、コンタクトホール内の上層膜を除去し、
その後、前記コンタクトホール内を埋め込んだ状態でか
つ前記凹部の内面を覆った状態に導電膜を形成すること
を前記課題の解決手段とした。

【0015】この製造方法によれば、コンタクトホール
の開口部を外側に臨ませた状態に凹部を形成し、その後
コンタクトホール内を埋め込んだ状態でかつ凹部の内面
を覆った状態に導電膜を形成するので、得られた導電膜
における前記凹部の内面を覆う部分を残すようにエッチ
ングすることにより、この凹部内面を覆う部分をシリン
ダー型キャパシタの下部電極とすることができ、その場
合に該下部電極と前記コンタクトホールに埋め込まれた
導電膜からなるコンタクトとが連続して一体形成された
ものとなる。また、この製造方法では、コンタクトホー
ルへの導電膜埋め込みと凹部内への導電膜埋め込みとを
一回の処理で行うので、下部電極、コンタクトの形成の
ためのエッチバック等によるパターニングも一回で済
み、したがって従来に比べその製造工程が簡略化する。

【0016】

【発明の実施の形態】以下、本発明を詳しく説明する。
図1(c)は本発明における第1の半導体素子の一実施
形態例を示す図であり、図1(c)において符号10は
シリンダー型電極構造を有した半導体素子(DRAM)
である。この半導体素子10においては、シリコン基板
11上にゲート電極12が形成され、さらに該ゲート電
極12を覆ってシリコン酸化膜からなる層間絶縁膜1
3、シリコン窒化膜14がこの順に形成されている。こ
れら層間絶縁膜13およびシリコン窒化膜14中には、
シリコン基板11中の導電部(図示略)に通じるコンタ
クトホール15が形成されており、このコンタクトホー
ル15内にはその壁面部にサイドウォール16が形成さ
れている。

【0017】このサイドウォール16は、その底部16
aが薄いシリコン酸化膜によって形成され、該シリコン
酸化膜の上部16b、すなわちサイドウォール16のほ
とんどを占める部分がシリコン窒化膜によって形成され
たものである。そして、このようなサイドウォール16
が形成されていることにより、コンタクトホール15は
その容積(内径)が実質的に縮小されたものとなってい
る。なお、サイドウォール16はそのほとんどが被覆性
の良いシリコン窒化膜からなっていることにより、コン
タクトホール15の内壁面はサイドウォール16によっ
て確実に覆われた状態となっている。また、コンタクト
ホール15内のサイドウォール16の内側には、ポリシ
リコンからなるコンタクト17が埋め込まれている。そ
して、シリコン窒化膜14の上には、前記コンタクト1
7に接続した状態でシリンダー型キャパシタの下部電極
18が形成されている。

【0018】次に、このような構成のシリンダー型電極
構造を有した半導体素子10の製造方法を説明する。ま
ず、従来と同様にしてシリコン基板11の表面にゲート
酸化膜(図示略)、ゲート電極12等を形成し、さらに
ゲート電極12を覆ってCVD法によりシリコン酸化膜
を1μm程度の厚さに堆積して層間絶縁膜13を形成す
る。続いて、この層間絶縁膜13の上に、プラズマCV
D法等によりシリコン窒化膜14を100nm程度の厚
さに堆積形成する。

【0019】次に、シリコン窒化膜14、層間絶縁膜1
3を公知のフォトリソ・エッチング技術によって開口
し、図1(a)に示すように開口径が0.3μm程度の
コンタクトホール15を形成する。次いで、800℃、
30分間程度の熱酸化により、コンタクトホール15の
底部、すなわち該コンタクトホール15内に臨むシリコ
ン基板11の表面にシリコン酸化膜19を厚さ10nm
程度に形成する。ここで、このようにシリコン酸化膜1
9を熱酸化によって形成することにより、シリコン基板
11上における層間絶縁膜13、シリコン窒化膜14に
覆われた部分に酸化を起こすことなく、したがって不要
な部分にシリコン酸化膜を形成することなく、コンタク
トホール15内にのみ選択的にシリコン酸化膜19を形
成することができる。

【0020】続いて、全面に減圧CVD法あるいはプラ
ズマCVD法等によってシリコン窒化膜を100nm程
度の厚さに堆積する。そして、このシリコン窒化膜と先
に形成したシリコン酸化膜19とを同時にあるいは連続
して異方性エッチングし、コンタクトホール15内にシ
リコン窒化膜からなる上部16aとシリコン酸化膜から
なる底部16bとを形成してサイドウォール16を得
る。その後、図3(a)〜(h)に示した従来と同様の
方法でコンタクトホール15内に不純物をドーピングし
たポリシリコンからなるコンタクト17を埋め込み、さ
らに不純物をドーピングしたポリシリコンからシリンダ
ー型キャパシタの下部電極18を形成し、図1(c)に
示したシリンダー型電極構造を得る。

【0021】このようにして得られた半導体素子10に
あっては、サイドウォール16の底部16aをシリコン
酸化膜としたことから、製造に際してコンタクトずれが
起き、図1(d)に示すようにサイドウォール16がゲ
ート電極12に直接接触してしまっても、このゲート電
極12に接触する部分がシリコン酸化膜からなる底部1
6aとなることから、該シリコン酸化膜の上部にあるシ
リコン窒化膜が直接ゲート電極などに接触しなくなり、
したがってシリコン窒化膜のストレスおよびその膜中の
水素、さらには界面準位等によって半導体素子10のト
ランジスタ特性が変動したり、接合リーク電流が増大す
るなどといった不都合を防止することができる。

【0022】また、このような方法によれば、コンタク
トずれが起き、ゲート電極12がコンタクトホール15
内に臨んでしまっても、コンタクトホール15内にシリ
コン酸化膜19を形成した後シリコン窒化膜を形成する
ことにより、ゲート電極12にサイドウォール16を形
成するシリコン窒化膜が直接接触することがなくなり、
前述したように半導体素子10のトランジスタ特性が変
動したり、接合リーク電流が増大するなどといった不都
合を防止することができる。

【0023】なお、前記実施形態例では、サイドウォー
ル16の底部16aとなるシリコン酸化膜を熱酸化によ
って形成したが、本発明はこれに限定されることなく、
例えば減圧CVD法によってシリコン酸化膜を形成する
こともでき、その場合には減圧CVD法によるシリコン
酸化膜がカバレージに優れていることにより、コンタク
トホール15内にゲート電極12が臨んでしまった場合
にもこのゲート電極12をシリコン酸化膜で確実に覆う
ことができる。また、前記実施形態例ではサイドウォー
ル16の底部16aをシリコン酸化膜で形成したが、こ
れに代えてシリコン窒化酸化膜で形成することもでき
る。

【0024】図2(f)は本発明における第2の半導体
素子の一実施形態例を示す図であり、図2(f)におい
て符号20はシリンダー型電極構造を有した半導体素子
(DRAM)である。この半導体素子20においては、
図1(c)に示した半導体素子10と同様にシリコン基
板21上にゲート電極22が形成され、さらに該ゲート
電極22を覆ってシリコン酸化膜からなる層間絶縁膜2
3、シリコン窒化膜24がこの順に形成されている。こ
れら層間絶縁膜23およびシリコン窒化膜24中には、
シリコン基板21中の導電部(図示略)に通じるコンタ
クトホール25が形成されており、このコンタクトホー
ル25内にはその壁面部にシリコン窒化膜からなるサイ
ドウォール26が形成されている。

【0025】コンタクトホール25内のサイドウォール
26の内側には、不純物がドーピングされたポリシリコ
ンからなるコンタクト27が埋め込まれており、このコ
ンタクト27上には、やはり不純物がドーピングされた
ポリシリコンからなるシリンダー型キャパシタの下部電
極28が、シリコン窒化膜24の上に形成された状態で
コンタクト27に連続して一体形成されている。

【0026】次に、このような構成のシリンダー型電極
構造を有した半導体素子20の製造方法を説明する。ま
ず、従来と同様にしてシリコン基板21の表面にゲート
酸化膜(図示略)、ゲート電極22等を形成し、さらに
ゲート電極22を覆ってCVD法によりシリコン酸化膜
を1μm程度の厚さに堆積して層間絶縁膜23を形成す
る。続いて、この層間絶縁膜23の上に、プラズマCV
D法等によりシリコン窒化膜24を100nm程度の厚
さに堆積形成する。ここで、シリコン窒化膜24は、後
述するようにシリコン酸化膜からなる上層膜をエッチン
グ除去する際のエッチングストッパとして機能するもの
となる。

【0027】次に、シリコン窒化膜24、層間絶縁膜2
3を公知のフォトリソ・エッチング技術によって開口
し、コンタクトホール25を形成する。続いて、全面に
減圧CVD法あるいはプラズマCVD法等によってシリ
コン窒化膜を100nm程度の厚さに堆積する。そし
て、このシリコン窒化膜を異方性エッチングし、コンタ
クトホール25内にシリコン窒化膜からなるサイドウォ
ール26を得る。

【0028】次いで、図2(a)に示すようにシリコン
基板21上の全面に、CVD法によってシリコン酸化膜
からなる上層膜29を、前記コンタクトホール25内を
埋め込まない状態で500nm程度の厚さに堆積形成す
るする。ここで、コンタクトホール25内に上層膜29
が入り込むのを防ぐためには、CVDの条件として例え
ばシラン(SiH4 )を原料ガスとし、さらにリンを7
wt%以上〜14wt%以下の範囲でドーピングすれば
よい。すなわち、このような条件でリンドープシリコン
酸化膜の成膜を行えば、該シリコン酸化膜のカバレージ
が悪くなり、図2(a)中Aで示すようにシリコン酸化
膜(上層膜29)の入り込みが抑えられるからである。
なお、リンのドーピング量を前記範囲にするのは、この
範囲にすれば堆積レートを気相反応の場合に近づかせる
ことができ、これによりカバレージを悪くすることがで
きるからである。

【0029】次いで、前記上層膜29をフォトリソ・エ
ッチング技術によって開口し、図2(b)に示すように
前記コンタクトホール25の開口部より大きい開口を有
する凹部30を形成するとともに、前述したようにシリ
コン窒化膜24、さらにはコンタクトホール25内のサ
イドウォール26をエッチングストッパとしてコンタク
トホール25内に堆積した上層膜29もエッチング除去
し、これによりコンタクトホール25の開口部を凹部3
0内にて外側に臨ませる。

【0030】次いで、シリコン基板21上の全面に不純
物をドーピングしたポリシリコンを減圧CVD法等によ
って50nm程度の厚さに堆積形成し、図2(c)に示
すようにコンタクトホール25内を埋め込んだ状態でか
つ前記凹部30の内面を覆った状態に導電膜31を形成
する。このようにしてコンタクトホール25内を埋め込
んだ状態に導電膜31を形成することにより、コンタク
トホール25内には導電膜31からなるコンタクト27
が形成される。なお、前記サイドウォール26をシリコ
ン窒化膜によって形成していることから、このポリシリ
コンの成膜に先立ってシリコン基板21上をコンタクト
ホール25の形状を変化させることなくフッ酸等で洗浄
することができ、このように洗浄を行った場合には、シ
リコン基板21の導電部(図示略)と前記コンタクト2
7との間を良好なコンタクト特性で接続させることがで
きる。

【0031】次いで、シリコン基板21上の全面にCV
D法等によってシリコン酸化膜を形成し、さらにこれを
エッチバックすることにより、図2(d)に示すように
前記凹部30内にのみシリコン酸化膜32を残し、他の
箇所においては導電膜31を露出させる。続いて、露出
した導電膜31をエッチバックして図2(e)に示すよ
うに上層膜29上の導電膜31を除去し、これにより凹
部30の内面部にシリンダー型キャパシタの下部電極2
8を形成する。その後、シリコン窒化膜24をエッチン
グストッパとしてフッ酸を用いたウェットエッチングを
行い、図2(f)に示したように上層膜29、シリコン
酸化膜32を除去する。さらに、従来と同様にして電
極、配線等(図示略)を形成し、半導体素子20を得
る。

【0032】このようにして得られた半導体素子20に
あっては、コンタクトホール25内のコンタクト27と
シリンダー型キャパシタの下部電極28とが、一度のポ
リシリコン堆積工程で連続して一体に形成されているの
で、例えば洗浄やスピンドライ乾燥などの工程の際に、
下部電極28がコンタクト27から剥がれてしまうとい
ったことがなく、もちろんこれらコンタクト27と下部
電極28との間のコンタクト特性も極めて良好なものと
なる。

【0033】また、このような方法によれば、コンタク
ト27とシリンダー型キャパシタの下部電極28とを容
易に連続させて一体形成でき、しかも、コンタクトホー
ル25への導電膜31埋め込みと凹部30内への導電膜
31埋め込みとを一回の処理で行うので、下部電極2
8、コンタクト27の形成のためのエッチバック等によ
るパターニングも一回で済み、したがって従来に比べそ
の製造工程を簡略化することができる。

【0034】なお、前記実施形態例ではサイドウォール
26をシリコン窒化膜によって形成したが、図1(a)
〜(d)に示した例と同様に、サイドウォール26の底
部をシリコン酸化膜あるいはシリコン酸化窒化膜によっ
て形成してもよく、さらにはシリコン窒化膜に代えてシ
リコン酸化膜などでサイドウォール26を形成してもよ
い。ここで、サイドウォール26をシリコン窒化膜に代
えてシリコン酸化膜などで形成する場合には、図2
(b)に示したように上層膜29をエッチングして凹部
30を形成した後、さらには図2(f)に示したように
上層膜29をエッチング除去した後、ドライエッチング
によるクリーニングおよびエッチングを行うのが、良好
な下部電極28を得るうえで好ましい。

【0035】

【発明の効果】以上説明したように本発明の半導体素子
は、サイドウォールの底部をシリコン酸化膜あるいはシ
リコン酸化窒化膜とし、コンタクトずれが起き、サイド
ウォールがゲート電極などに直接接触してしまっても、
ゲート電極などに接触する部分がシリコン酸化膜あるい
はシリコン酸化窒化膜となるようにしたものであるか
ら、該シリコン酸化膜あるいはシリコン酸化窒化膜の上
部にあるシリコン窒化膜が直接ゲート電極などに接触し
なくなり、したがってシリコン窒化膜のストレスおよび
その膜中の水素、さらには界面準位等によって半導体素
子のトランジスタ特性が変動したり、接合リーク電流が
増大するなどといった不都合を防止することができる。

【0036】また、本発明の半導体素子の製造方法は、
コンタクトホール内に臨むシリコン基体表面部にシリコ
ン酸化膜あるいはシリコン酸化窒化膜を形成し、さらに
全面にシリコン窒化膜を形成した後、これらシリコン窒
化膜およびシリコン酸化膜あるいはシリコン酸化窒化膜
を異方性エッチングしてコンタクトホール内にシリコン
窒化膜とシリコン酸化膜あるいはシリコン酸化窒化膜と
からなるサイドウォールを形成する方法であるから、コ
ンタクトずれが起き、ゲート電極などがコンタクトホー
ル内に臨んでしまっても、コンタクトホール内にシリコ
ン酸化膜あるいはシリコン酸化窒化膜を形成した後シリ
コン窒化膜を形成することにより、ゲート電極などにサ
イドウォールを形成するシリコン窒化膜が直接接触する
ことがなくなり、したがって前述したように得られる半
導体素子のトランジスタ特性が変動したり、接合リーク
電流が増大するなどといった不都合を防止することがで
きる。

【0037】また、本発明の半導体素子は、コンタクト
ホール内のコンタクト部分とシリンダー型キャパシタの
下部電極とが連続して一体形成されたものであるから、
例えば洗浄やスピンドライ乾燥などの工程の際に、下部
電極がコンタクトから剥がれてしまうといった不都合が
なく、また、下部電極とコンタクトとの接合特性も優れ
たものとなる。

【0038】また、本発明の半導体素子の製造方法は、
コンタクトホールの開口部を外側に臨ませた状態に凹部
を形成し、その後コンタクトホール内を埋め込んだ状態
でかつ凹部の内面を覆った状態に導電膜を形成する方法
であり、得られた導電膜における前記凹部の内面を覆う
部分を残すようにエッチングすることにより、この凹部
内面を覆う部分をシリンダー型キャパシタの下部電極と
することができるようにした方法であるから、該下部電
極と前記コンタクトホールに埋め込まれた導電膜からな
るコンタクトとを連続して一体形成することができる。
また、この製造方法では、コンタクトホールへの導電膜
埋め込みと凹部内への導電膜埋め込みとを一回の処理で
行うので、下部電極、コンタクトの形成のためのエッチ
バック等によるパターニングも一回で済み、したがって
従来に比べその製造工程を簡略化することができ、これ
により製造コストの低減化を図ることができる。

【図面の簡単な説明】

【図1】(a)〜(d)は本発明における第1の半導体
素子の一実施形態例を説明するための図であり、(a)
〜(c)はその製造方法を工程順に説明するための要部
断面図、(d)は作用効果を説明するための要部側断面
図である。

【図2】(a)〜(f)は本発明における第2の半導体
素子の一実施形態例を説明するための図であり、製造方
法を工程順に説明するための要部断面図である。

【図3】(a)〜(h)は従来の半導体素子の一実施形
態例を説明するための図であり、(a)〜(g)はその
製造方法を工程順に説明するための要部断面図、(h)
は課題を説明するための要部側断面図である。

【符号の説明】

10、20 半導体素子 11、21 シリコン基板 13、23 層間絶縁膜 15、25 コンタクトホール 16、26 サイドウォール 16a 底部 16b 上部 17、27 コンタクト 18、28 下部電極 19 シリコン酸化膜 29 上層膜 30 凹部 31 導電膜

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/8242 H01L 27/108

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】 シリンダー型キャパシタを有するDRA
    M型の半導体素子を製造するに際し、 まず、シリコン基体上の層間絶縁膜にシリコン基体の導
    電部に通じるコンタクトホールを形成し、 次に、前記コンタクトホール内を埋め込まない状態で前
    記層間絶縁膜上に上層膜を形成し、 次いで、前記上層膜をエッチングして前記コンタクトホ
    ールの開口部より大きい開口を有する凹部を、前記コン
    タクトホールの開口部を外側に臨ませた状態に形成する
    とともに、コンタクトホール内の上層膜を除去し、 その後、前記コンタクトホール内を埋め込んだ状態でか
    つ前記凹部の内面を覆った状態に導電膜を形成すること
    を特徴とする半導体素子の製造方法。
  2. 【請求項2】 請求項1記載の半導体素子の製造方法に
    おいて、 前記層間絶縁膜を、シリコン酸化膜とシリコン窒化膜と
    をこの順に堆積することによって形成し、 前記コンタクトホールを形成した後上層膜を形成するに
    先立って、該コンタクトホール内の壁面部にサイドウォ
    ールを形成することを特徴とする半導体素子の製造方
    法。
  3. 【請求項3】 請求項2記載の半導体素子の製造方法に
    おいて、 前記サイドウォールをシリコン窒化膜から形成すること
    を特徴とする半導体素子の製造方法。
  4. 【請求項4】 請求項1、2又は3記載の半導体素子の
    製造方法において、 前記上層膜を、シラン系ガスをベースとしてリンをドー
    プしたシリコン酸化膜によって形成することを特徴とす
    る半導体素子の製造方法。
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