KR100455867B1 - 반도체 장치의 제조 방법 및 그 방법에 의해 제조한반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 그 방법에 의해 제조한반도체 장치 Download PDF

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Abstract

본 반도체 장치의 제조 방법은, 웨트 에칭의 에칭제에 대한 에칭 레이트가 제2 층간 절연막(6)보다도 스토리지 노드 층간 절연막(4) 쪽이 크고, 제2 층간 절연막(6)에 형성되는 제1 컨택트홀(6a)의 개구보다도 스토리지 노드 층간 절연막(4)에 형성되는 제1 컨택트홀(4b)의 개구가 커지도록, 웨트 에칭에 의해 에칭 처리를 행한다. 이 방법을 채용함으로써, 가공 공정을 용이하게 할 수 있을 뿐만 아니라, 캐패시터 용량의 증대가 가능한 반도체 장치를 얻을 수 있다.

Description

반도체 장치의 제조 방법 및 그 방법에 의해 제조한 반도체 장치{MANUFACTURING METHOD FOR SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURED ACCORDING TO THE METHOD}
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특징적으로는, 캐패시터 용량의 증대에 관련된 반도체 장치 및 그 제조 방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)의 캐패시터는, 디자인 룰이 축소됨에 따라서, 필요한 용량을 확보하기 위해 3차원 구조를 채용하도록 되어 있다. 여기서, 도 13을 참조하여, 종래 기술의 DRAM에 채용되는 3차원 구조를 갖는 원통 캐패시터의 단면 구조에 대하여 설명한다. 층간 절연막(101)의 내부에 비트 라인(102)및 스토리지 노드 컨택트(103)가 매립되어 있다.
층간 절연막(101) 상에는, TEOS(Tetra Etyle Ortho Silicate) 등으로 이루어지는 스토리지 노드 층간 절연막(104)이 형성되고, 이 스토리지 노드 층간 절연막(104)의 소정 영역에는 스토리지 노드 컨택트(103)에 통하는 컨택트홀(104b)이 형성되어 있다.
이 컨택트홀(104b)의 내면벽에는, 원통형을 형성하도록, 표면이 거친 상태를 갖는 폴리실리콘 등으로 이루어지는 스토리지 노드(하부 전극)(108)가 형성되고, 컨택트홀(104b)의 저면 부분에서 스토리지 노드 컨택트(103)와 스토리지 노드(108)가 전기적으로 접속되어 있다. 또한, 스토리지 노드(108)의 표면에는, 유전체막(도시 생략)을 개재하여, TiN 등으로 이루어지는 셀 플레이트(상부 전극)(111)가 매립되어 있다. 상기 스토리지 노드(108), 유전체막 및 셀 플레이트(111)에 의해 DRAM의 스택형 원통 캐패시터(콘케이브 타입)를 구성한다.
셀 플레이트(111) 및 스토리지 노드 층간 절연막(104)을 덮도록, 층간 절연막(112)이 형성되고, 이 층간 절연막(112)의 상면에 형성되는 알루미늄 배선(116)과 셀 플레이트(111)가, 층간 절연막(112)에 형성되는 컨택트홀(112a)에 매립되는 컨택트 플러그(114)에 의해 전기적으로 접속되어 있다.
또한, 다른 영역에 형성되는 비트 라인(102)은 층간 절연막(101), 스토리지 노드 층간 절연막(104) 및 층간 절연막(112)을 관통하는 컨택트홀(104a)에 매립되는 컨택트 플러그(115)에 의해 알루미늄 배선(116)과 전기적으로 접속되어 있다.
여기서, 상기 종래의 스택형 원통 캐패시터를 고려할 경우, 전하 축적용의 스토리지 노드(SN)의 가공 어스펙트비가 엄격하게 된다. 한편, 스토리지 노드(SN)의 드라이 에칭 시에 원통의 바닥부에 테이퍼 형상의 돌기가 형성되기 때문에, 원통의 바닥부에서 충분한 개구경이 얻어지지 않아, 캐패시터 용량을 충분히 확보할 수 없다는 문제가 있다.
또한, 캐패시터의 용량 확보를 위해, 원통의 높이를 높게 하면, SN 가공의 어스펙트비 뿐만 아니라, 후공정에서의 배선용의 컨택트홀 개구의 어스펙트비도 매우 커져, 가공 수율을 저하시키는 일 요인이 된다.
따라서, 본 발명의 목적은, 상기 과제를 해결하기 위해 이루어진 것으로, 용이한 가공 공정을 채용 가능하게 할 뿐만 아니라, 캐패시터 용량의 증대를 가능하게 하는 반도체 장치의 구조 및 그 제조 방법을 제공하는 것에 있다.
도 1은 본 발명에 기초한 제1 실시예에 따른 반도체 장치의 구조를 도시한 단면도.
도 2 내지 도 9는 본 발명에 기초한 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하는 제1 내지 제8 공정 단면도.
도 10은 본 발명에 기초한 제2 실시예에 따른 반도체 장치의 구조를 도시한 단면도.
도 11 및 도 12는 본 발명에 기초한 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하는 제1 및 제2 공정 단면도.
도 13은 종래 기술에 따른 반도체 장치의 구조를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 층간 절연막
2 : 비트 라인
3 : 스토리지 노드 컨택트
4 : 스토리지 노드 층간 절연막
4b : 제1 컨택트홀
5 : 제1 컨택트 플러그
6 : 제2 층간 절연막
8 : 스토리지 노드
11 : 셀 플레이트
12 : 제3 층간 절연막
12a : 컨택트홀
14 : 컨택트 플러그
15 : 제2 컨택트 플러그
16 : 알루미늄 배선
20 : 질화막
본 발명에 기초한 반도체 장치의 제조 방법은, 메모리 셀 영역 및 주변 영역을 갖고, 상기 메모리 셀 영역에, 소정의 제1 접속 영역에 전기적으로 접속되는 하부 전극과, 상기 하부 전극에 유전체막을 개재하여 형성되는 상부 전극을 구비하는 반도체 장치의 제조 방법에 있어서, 상기 제1 접속 영역 상에 제1 층간 절연막을 형성하는 공정과, 상기 제1 층간 절연막 상에, 소정의 웨트 에칭제에 대한 웨트 에칭비가 상기 제1 층간 절연막보다도 큰 제2 층간 절연막을 형성하는 공정과, 상기 메모리 셀 영역에서, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 제1 접속 영역까지 도달함과 함께, 상기 제1 층간 절연막과 상기 제2 층간 절연막과의 접속 영역에서, 상기 제1 층간 절연막의 내경이 상기 제2 층간 절연막의 내경보다도 크도록 형성되는 제1 컨택트홀을 형성하는 공정과, 상기 제1 컨택트홀의 내면을 따라서 원통형으로 하부 전극을 형성하는 공정과, 상기 메모리 셀 영역에서 상기 제2 층간 절연막만을 제거하는 공정과, 상기 하부 전극에 유전체막을 개재하고 상기 하부 전극의 내주면을 매립함과 함께, 외주면을 둘러싸도록 상부 전극을 형성하는 공정을 포함한다.
이 제조 방법을 채용함으로써, 웨트 에칭제에 대한 웨트 에칭비를 이용하여 하층에 위치하는 제1 층간 절연막에 형성되는 제1 컨택트홀의 내경을 크게 형성하는 것을 가능하게 한다. 그 결과, 종래의 드라이 에칭에서 컨택트홀 형성시의 어스펙트비가 커짐으로 인한 컨택트홀 형성의 곤란성을 피할 수 있다.
또한, 제1 컨택트홀의 하단부 영역에서, 이 영역에서의 하부 전극, 유전체막 및 상부 전극으로 구성되는 캐패시터의 용량을 증대시킬 수 있어, 이 캐패시터가 적용되는 DRAM의 리프레시 특성을 향상시키는 것이 가능하게 된다.
또한, 제1 층간 절연막과 제2 층간 절연막과의 웨트 에칭제에 대한 웨트 에칭비를 적극적으로 다르게 하기 때문에, 제2 층간 절연막만을 용이하게 제거할 수 있는 공정을 채용함으로써, 하부 전극의 원통 형상 부분의 외주면 영역을 사용하는 실린더 타입의 캐패시터의 형성이 가능해지며, 또한, 캐패시터의 용량을 증대시키는 것을 가능하게 하고 있다. 또한, 모든 하부 전극의 원통 형상 부분을 노출시키는 경우에는, 강도 부족에 의해 하부 전극이 전도될 우려가 있지만, 원통의 도중까지 제1 층간 절연막을 용이하게 잔존시켜 둘 수 있기 때문에, 하부 전극의 전도를피하는 것이 가능해진다.
또한, 상기 반도체 장치의 제조 방법에서 바람직하게는, 상기 상부 전극 및 상기 제2 층간 절연막을 덮는 제3 층간 절연막을 형성하는 공정을 갖고, 상기 주변 영역에서, 상기 제1 층간 절연막보다도 하방의 위치에 사전에 제2 접속 영역을 형성하는 공정을 갖고, 상기 제1 층간 절연막을 형성한 후에, 상기 제2 접속 영역까지 도달하는 컨택트홀을 형성하며, 이 컨택트홀 내에 제1 컨택트 플러그를 형성하는 공정을 갖고, 상기 제3 층간 절연막을 형성한 후에, 상기 제1 컨택트 플러그까지 도달하며 상기 제2 층간 절연막 및 상기 제3 층간 절연막을 관통하는 컨택트홀을 형성하고, 이 컨택트홀 내에 제2 컨택트 플러그를 형성하는 공정을 포함한다.
이 방법을 채용함으로써, 제2 층간 절연막을 형성하기 전에 제1 컨택트 플러그를 형성하고, 제2 층간 절연막을 형성한 후에 제2 컨택트 플러그를 형성하는 단계를 채용하기 때문에, 제1 컨택트 플러그의 형성 및 제2 컨택트 플러그의 형성에있어서, 낮은 어스펙트비에서의 형성이 가능해진다.
또한, 상기 반도체 장치의 제조 방법에서 바람직하게는, 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 에칭 정지막을 형성하는 공정을 더 포함한다.
이 방법을 채용함으로써, 제1 층간 절연막과 제2 층간 절연막의 경계에서의 웨트 에칭에 의한 에칭 레이트 차가 보다 명확하게 되기 때문에, 제2 층간 절연막만을 에칭에 의해 제거하는 제어가 더 용이해진다.
다음에, 본 발명에 기초한 반도체 장치에서는, 메모리 셀 영역 및 주변 영역을 갖고, 상기 메모리 셀 영역에는, 소정의 제1 접속 영역에 전기적으로 접속되는하부 전극과, 상기 하부 전극에 유전체막을 개재하여 형성되는 상부 전극을 구비한 반도체 장치에 있어서, 상기 메모리 셀 영역에서, 상기 제1 접속 영역 상에 형성되는 제1 층간 절연막과, 상기 주변 영역에서, 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막과, 상기 제1 접속 영역까지 도달하고 상기 제1 층간 절연막을 관통하는 제1 컨택트홀과, 상기 제1 컨택트홀의 내면을 따르면서 상기 제1 층간 절연막 상면으로부터 상방을 향하여 돌출하도록 원통형으로 형성되는 하부 전극과, 상기 하부 전극에 대하여 유전체막을 개재하고 상기 하부 전극의 내주면을 매립함과 함께 외주면을 둘러싸도록 형성되는 상부 전극을 구비하며, 상기 제1 층간 절연막과 상기 상부 전극의 경계 영역에서 상기 제1 층간 절연막 내에 위치하는 상기 하부 전극의 외경이 상기 상부 전극에 접하는 상기 하부 전극의 외경보다도 크도록 형성된다.
이 구성을 채용함으로써, 제1 컨택트홀의 제1 층간 절연막 영역에서, 이 제1 컨택트홀의 내경이 크게 형성되기 때문에, 이 영역에서의 하부 전극, 유전체막 및 상부 전극으로 구성되는 캐패시터의 용량을 증대시키는 것을 가능하게 한다. 그 결과, 이 캐패시터가 적용되는 DRAM의 리프레시 특성을 향상시키는 것이 가능하게 된다.
또한, 하부 전극의 원통 형상 부분의 외주면 영역을 사용하는 실린더 타입의 캐패시터를 실현하고 있기 때문에, 캐패시터의 용량을 더 증대시키는 것을 가능하게 한다.
또한, 상기 반도체 장치에서 바람직하게는, 상기 상부 전극 및 상기 제2 층간 절연막을 덮는 제3 층간 절연막을 갖고, 상기 주변 영역의 상기 제1 층간 절연막보다도 하방의 위치에 제2 접속 영역을 갖고, 상기 제2 접속 영역까지 도달하고, 상기 제1 층간 절연막, 상기 제2 층간 절연막 및 상기 제3 접속 영역을 관통하는 제2 컨택트홀이 형성됨과 함께, 상기 제2 컨택트홀의 상기 제1 층간 절연막에 위치하는 영역에는 제1 컨택트 플러그가 형성되고, 상기 제2 컨택트홀의 상기 제2 층간 절연막 및 상기 제3 층간 절연막에 위치하는 영역에는 제2 컨택트 플러그가 형성되고, 상기 제2 컨택트홀에서는, 상기 제1 층간 절연막과 상기 제2 층간 절연막의 접속 영역에서 상기 제1 층간 절연막의 내경이 상기 제2 층간 절연막의 내경보다도 크도록 형성된다.
이 구성을 채용함으로써, 주변 영역의 배선 컨택트에서, 하층에 위치하는 제2 접속 영역과의 컨택트를 확실하게 얻는 것이 가능하다.
또한, 상기 반도체 장치에서 바람직하게는, 상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 에칭 정지막을 더 구비한다.
이하, 본원 발명에 기초한 각 실시예의 반도체 장치 및 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
[제1 실시예]
도 1 내지 도 9를 참조하여, 본 실시예의 반도체 장치의 구조 및 제조 방법에 대하여 설명한다.
[반도체 장치의 구조]
먼저, 도 1을 참조하여, 본 실시예의 반도체 장치의 구조에 대하여 설명한다. 메모리 셀 영역과 주변 영역을 구비하고, 메모리 셀 영역에서는, 층간 절연막(1)의 내부에 DRAM을 구성하는 제1 접속 영역으로서의 비트 라인(2) 및 스토리지 노드 컨택트(3)가 매립되어 있다.
메모리 셀 영역에서는, 층간 절연막(1) 상에는, TEOS 등으로 이루어지는 제1 층간 절연막으로서의 스토리지 노드 층간 절연막(4)이 형성되고, 이 스토리지 노드 층간 절연막(4)의 소정 영역에는 스토리지 노드 컨택트(3)에 통하는 제1 컨택트홀(4b)이 형성되어 있다.
이 컨택트홀(4b)의 내면벽에는, 원통형을 형성하도록, 내표면이 조면 상태를 갖는 폴리실리콘 등으로 이루어지는 스토리지 노드(8)가 형성되고, 컨택트홀(4b)의 저면 부분에서 스토리지 노드 컨택트(3)와 스토리지 노드(8)가 전기적으로 접속되어 있다. 또한, 이 스토리지 노드(8)는, 도시한 바와 같이 스토리지 노드 층간 절연막(4)의 상면으로부터 상방으로 돌출하도록 형성되어 있다.
스토리지 노드(8)의 내주면 및 외주면에는, 유전체막(도시 생략)을 개재하고, TiN 등으로 이루어지는 셀 플레이트(11)가 매립되어 있다. 상기 스토리지 노드(8), 유전체막 및 셀 플레이트(11)에 의해, DRAM의 스택형의 원통 캐패시터(실린더 타입)를 구성한다.
또, 스토리지 노드 층간 절연막(4)과 셀 플레이트(11)의 경계 영역에서, 스토리지 노드 층간 절연막(4) 내에 위치하는 스토리지 노드(8)의 외경(φW2)이, 셀 플레이트(11)에 접하는 스토리지 노드(8)의 외경(φW1) 보다도 크게 형성되어 있다.
셀 플레이트(11) 상에는, 이 셀 플레이트(11)를 덮도록 제3 층간 절연막(12)이 형성되고, 이 제3 층간 절연막(12)을 관통하는 컨택트홀(12a)에 매립되는 컨택트 플러그(14)에 의해, 제3 층간 절연막(12)에 형성되는 알루미늄 배선(16)과 전기적으로 접속되어 있다.
한편, 주변 영역에서는, 제2 접속 영역으로서의 비트 라인(2)이 층간 절연막(1) 내에 형성되어 있다. 또한, 이 층간 절연막(1) 상에는, 스토리지 노드 층간 절연막(4), 제2 층간 절연막(6) 및 제3 층간 절연막(12)이 형성되어 있다.
또한, 스토리지 노드 층간 절연막(4), 제2 층간 절연막(6) 및 제3 접속 영역(12)에는, 비트 라인(2)까지 도달하고, 스토리지 노드 층간 절연막(4), 제2 층간 절연막(6) 및 제3 접속 영역(12)을 관통하는 제2 컨택트홀이 형성되어 있다. 이 제2 컨택트홀의 층간 절연막(1) 및 스토리지 노드 층간 절연막(4)에 위치하는 영역(1a, 4a)에는, 제1 컨택트 플러그(5)가 형성되고, 제2 컨택트홀의 제2 층간 절연막(6) 및 제3 층간 절연막(12)에 위치하는 영역(6a, 12a)에는 제2 컨택트 플러그(15)가 형성되어 있다.
또한, 제2 컨택트홀에서는, 스토리지 노드 층간 절연막(4)과 제2 층간 절연막(6)의 접속 영역에서, 스토리지 노드 층간 절연막(4)의 내경(φH2)이 제2 층간 절연막(6)의 내경(φH1)보다도 크게 형성되어 있다. 그 결과, 제1 컨택트 플러그(5)의 외경(φH2)이, 제2 컨택트 플러그(15)의 외경(φH1)보다도 크게 형성된다.
또한, 제3 층간 절연막(12) 상에는, 알루미늄 배선(16)이 형성되고, 제2 컨택트 플러그(15)와 전기적으로 접속되어 있다.
[반도체 장치의 제조 방법]
다음에, 상기 구조로 이루어지는 반도체 장치의 제조 방법에 대하여, 도 2 내지 도 9를 참조하여 설명한다.
먼저, 도 2를 참조하여, 메모리 셀 영역의 소정 위치에 비트 라인(2) 및 스토리지 노드 컨택트(3)가 매립되고, 주변 영역의 소정 위치에 비트 라인(2)이 매립된, 층간 절연막(1)의 표면에 스토리지 노드 층간 절연막(4)으로서, 막 두께 500㎚∼700㎚ 정도의 BPTEOS막을 형성한다. 그 후, 사진 제판 기술을 이용하여, 스토리지 노드 층간 절연막(4)의 비트 라인(2)의 상방에 제2 컨택트홀을 구성하는 개구부(4a)를 형성한다. 개구 폭(φH2)은 0.3㎛∼0.4㎛ 정도이다.
다음에, 도 3을 참조하여, 개구부(4a) 내에 TiN/Ti을 퇴적한 후, 텅스텐(W)을 CVD법에 의해 퇴적하고, 표면을 CMP 처리에 의해 평탄화하여, 제1 컨택트 플러그(5)를 형성한다.
다음에, 도 4를 참조하여, 스토리지 노드 층간 절연막(4) 상에, 제2 층간 절연막(6)으로서, 막 두께 1000㎚∼1200㎚ 정도의 TEOS 산화막을 형성한다. 그 후, 제2 층간 절연막(6) 상에 소정의 개구 패턴을 갖는 레지스트막(7)을 형성하고 드라이 에칭에 의해 스토리지 노드 컨택트(3)에 통하는 제1 컨택트홀(4b, 6a)을 형성한다. 이 때 에칭제로는 C5F8등이 이용된다.
다음에, 도 5를 참조하여, 레지스트막(7)을 제거한 후, 제2 층간 절연막에형성되는 제1 컨택트홀(6a)의 개구보다도 스토리지 노드 층간 절연막(4)에 형성되는 제1 컨택트홀(4b)의 개구가 커지도록, 웨트 에칭에 의해 에칭 처리를 행한다. 이 때 에칭제로 BHF(완충 불산) 등이 이용되고, 이 경우의 스토리지 노드 층간 절연막(4)과 제2 층간 절연막과의 에칭비는 2:1이다. 그 결과, 제1 컨택트홀(4b)이 더 많이 에칭된다. 또한, 제1 컨택트홀(4b) 측의 개구 폭(φW2)은 0.2㎛ 정도이고, 제2 층간 절연막측의 개구 폭(φW1)은 0.15㎛ 정도로 된다.
다음에, 도 6을 참조하여, 제1 컨택트홀(4b, 6a)의 내면 및 제2 층간 절연막(6)의 표면을 덮도록, 불순물이 도핑된 폴리실리콘(8)을 막 두께 30㎚∼40㎚ 정도로 퇴적하고, 그 후, 표면의 조면화 처리를 행한다. 그 후, 제1 컨택트홀(4b, 6a)의 내면에만, 레지스트막(9)을 형성한다.
다음에, 도 7을 참조하여, 제2 층간 절연막(6)의 표면을 덮는 폴리실리콘(8)만을 에치백법에 의해 제거하고, 그 후, 제1 컨택트홀(4b, 6a) 내의 레지스트막(9)을 제거한다. 이에 따라, 스토리지 노드(8)가 완성된다.
다음에, 도 8을 참조하여, 메모리 셀 영역만 노출하도록, 제2 층간 절연막(6) 상에, 레지스트막(10)을 형성하고, 이 레지스트막(10)을 마스크로 하여, 스토리지 노드 층간 절연막(4)의 표면이 노출하도록, 메모리 셀 영역의 제2 층간 절연막(6)만을 제거한다. 제2 층간 절연막(6)의 제거에는, 웨트 에칭법이 이용되고, 에칭제로서 BHF 등이 이용된다. 이에 따라, 도시한 바와 같이 스토리지 노드 층간 절연막(4)의 표면으로부터 스토리지 노드(8)의 원통 부분이 돌출되는 상태가 된다.
다음에, 도 9를 참조하여, 레지스트막(10)을 제거한 후, 유전체막으로서 Ta2O5를 막 두께 7㎚∼8㎚ 정도, CVD법에 의해 증착한다(도시 생략). 그 후, 셀 플레이트(11)로서, TiN/Ti를 막 두께 90㎚∼100㎚ 정도, CVD법에 의해 증착하고, 소정 형상으로 패터닝을 행한다.
그 후, 셀 플레이트(11) 및 노출하는 제2 층간 절연막(6)의 표면을 덮도록, TEOS 산화막으로 이루어지는 제3 층간 절연막(12)을, 막 두께 300㎚∼400㎚ 정도로 형성한다.
그 후, 제3 층간 절연막(12) 상에, 셀 플레이트(11) 및 제1 컨택트 플러그(5)의 상방에 개구부(13a, 13b)를 갖는 레지스트막(13)을 형성하고, 이 레지스트막(13)을 마스크로 하여, 셀 플레이트(11) 및 제1 컨택트 플러그(5)에 통하는 컨택트홀(12a, 6b, 12b)을 제2 층간 절연막(6) 및 제3 층간 절연막(12)에 형성한다. 이 때, 제1 컨택트 플러그(5)에 통하는 컨택트홀의 개구에서는, 이미, 제1 컨택트 플러그(5)가 형성되어 있기 때문에, 종래에 비하여 개구하여야 할 컨택트홀 길이(h1)가 짧아져서, 어스펙트비의 개선이 도모된다. 컨택트홀(6b, 12b)의 개구 폭(φH1)은 0.2㎛ 정도이다.
그 후, 레지스트막(13)을 제거하고, 컨택트홀(12a, 6b, 12b) 내에 각각, 막 두께 20㎚∼25㎚ 정도의 TiN/Ti를 CVD법에 의해 증착하고, 또한, 막 두께 300 ㎚ 내지 400㎚ 정도의 텅스텐을 CVD법에 의해 증착하며, 표면을 CMP법에 의해 평탄화 처리하여, 도 1에 도시한, 컨택트 플러그(14, 15)를 형성한다. 그 후, 제3 층간절연막(12) 상에 컨택트 플러그(14, 15)에 전기적으로 접속하는 알루미늄 배선층(16)을 형성한다.
[작용 효과]
이상, 본 실시예의 반도체 장치 및 그 제조 방법에 따르면, 메모리 셀 영역에서, 웨트 에칭제에 대한 웨트 에칭비를 이용하여 하층에 위치하는 스토리지 노드 층간 절연막(4)에 형성되는 컨택트홀(4b)의 내경을 크게 형성하는 것을 가능하게 하고 있다. 그 결과, 종래의 드라이 에칭에서의, 컨택트홀 형성 시의 어스펙트비가 커짐으로 인한 컨택트홀 형성의 곤란성을 피할 수 있다.
또한, 이 컨택트홀(4b) 영역에서, 스토리지 노드(8), 유전체막 및 셀 플레이트(11)로 구성되는 캐패시터의 용량이 증대되는 것을 가능하게 하여, 이 캐패시터가 적용되는 DRAM의 리프레시 특성을 향상시키는 것이 가능하게 된다.
또한, 스토리지 노드 층간 절연막(4)과 제2 층간 절연막(6)의 웨트 에칭제에 대한 웨트 에칭비를 적극적으로 다르게 하고 있기 때문에, 제2 층간 절연막(6)만을 용이하게 제거할 수 있는 공정이 채용되어, 스토리지 노드(8)의 원통 형상 부분의 외주면 영역을 사용하는 실린더 타입의 캐패시터의 형성이 용이해진다.
또한, 모든 스토리지 노드(8)의 원통 형상 부분을 노출시킨 경우에는, 강도부족으로 인해 스토리지 노드(8)가 전도될 우려가 있었지만, 원통의 도중까지 스토리지 노드 층간 절연막(4)을 용이하게 잔존시켜 둘 수 있기 때문에, 스토리지 노드(8)의 전도를 피할 수 있다.
또한, 주변 영역에서는, 제2 층간 절연막(6)을 형성하기 전에 컨택트플러그(5)를 형성하고, 제2 층간 절연막(6)을 형성한 후에 컨택트 플러그(15)를 형성하는 단계를 채용하기 때문에, 컨택트 플러그(5)의 형성 및 컨택트 플러그(15)의 형성을 낮은 어스펙트비로 할 수 있다.
[제2 실시예]
다음에, 도 10 내지 도 13을 참조하여, 본 실시예의 반도체 장치의 구조 및 제조 방법에 대하여 설명한다.
[반도체 장치의 구조]
먼저, 도 10을 참조하여, 본 실시예의 반도체 장치의 구조에 대하여 설명한다. 반도체 장치의 기본적 구조는, 상기 제1 실시예에서 설명한 반도체 장치와 동일하기 때문에, 동일 부분에 대해서는 동일한 참조 번호를 붙이고 상세한 설명은 생략한다.
상기 제1 실시예에서 설명한 반도체 장치와 구조 상의 차이점은, 스토리지 노드 층간 절연막(4)과 셀 플레이트(11) 사이, 스토리지 노드 층간 절연막(4)과 제2 층간 절연막(6) 사이에, 에칭 정지막으로서 질화막(20)이 형성되어 있다는 점이다.
[반도체 장치의 제조 방법]
다음에, 상기 구조로 이루어지는 반도체 장치의 제조 방법에 대하여, 도 11 및 도 12를 참조하여 설명한다.
먼저, 도 11을 참조하여, 상기 제1 실시예의 경우와 마찬가지로, 메모리 셀 영역의 소정 위치에 비트 라인(2) 및 스토리지 노드 컨택트(3)가 매립되고, 주변영역의 소정 위치에 비트 라인(2)이 매립된, 층간 절연막(1)의 표면에 스토리지 노드 층간 절연막(4)으로서, 막 두께 500㎚∼700㎚ 정도의 BPTEOS막을 성막한다. 그 후, 사진 제판 기술을 이용하여, 스토리지 노드 층간 절연막(4)의 비트 라인(2)의 상방에 제2 컨택트홀을 구성하는 개구부(4a)를 형성한다. 개구 폭(φH2)은 0.3㎛∼0.4㎛ 정도이다.
다음에, 도 12를 참조하여, 개구부(4a) 내에 TiN/Ti을 퇴적한 후, 텅스텐(W)을 CVD법에 의해 퇴적하고, 표면을 CMP 처리에 의해 평탄화하여, 제1 컨택트 플러그(5)를 형성한다. 그 후, 스토리지 노드 층간 절연막(4)의 표면에, 막 두께 50㎚ ∼70㎚ 정도의 에칭 정지막으로서 질화막(20)을 성막한다.
그 후의 제조 공정은, 도 4 내지 도 9에 도시한 상기 제1 실시예의 경우와 마찬가지의 공정을 채용함으로써, 도 10에 도시한 본 실시예의 반도체 장치가 완성된다.
[작용 효과]
이상, 본 실시예에서의 반도체 장치 및 그 제조 방법에 따르면, 상기 제1 실시예의 경우와 마찬가지의 작용 효과를 얻을 수 있다. 또한, 본 실시예에서는, 메모리 셀 영역에서, 스토리지 노드 층간 절연막(4)의 표면에, 질화막(20)을 형성하기 때문에, 도 8에 도시한 제2 층간 절연막(6)의 제거시에, 질화막(20)이 에칭 정지막의 역할을 하여, 제1 실시예의 경우보다 더 용이하게 제2 층간 절연막(6)만을 제거할 수 있다.
또한, 주변 영역에서도, 질화막(20)이 제1 컨택트 플러그(5)에의 컨택트홀형성 시 에칭 정지막의 역할을 하여, 에칭 제어를 용이하게 할 수 있다.
또, 개시된 실시예는 모든 면에서 예시이며 제한적인 것이 아니다. 본 발명의 범위는 상기한 실시예가 아니라 특허청구범위에 의해 정해지며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함된다.
본 발명에 기초한 반도체 장치의 제조 방법 및 그 방법에 의해 제조한 반도체 장치에 따르면, 웨트 에칭제에 대한 웨트 에칭비를 이용하여 하층에 위치하는 제1 층간 절연막에 형성되는 제1 컨택트홀의 내경을 크게 형성할 수 있다. 그 결과, 종래의 드라이 에칭에서 컨택트홀 형성 시 어스펙트비가 커짐으로 인한 컨택트홀 형성의 곤란성을 회피할 수 있다.

Claims (3)

  1. 메모리 셀 영역 및 주변 영역을 갖고, 상기 메모리 셀 영역에, 소정의 제1 접속 영역에 전기적으로 접속되는 하부 전극과, 상기 하부 전극에 유전체막을 개재하여 형성되는 상부 전극을 구비하는 반도체 장치의 제조 방법에 있어서,
    상기 제1 접속 영역 상에 제1 층간 절연막을 형성하는 공정과,
    상기 제1 층간 절연막 상에, 소정의 웨트 에칭제에 대한 웨트 에칭비가 상기 제1 층간 절연막보다 큰 제2 층간 절연막을 형성하는 공정과,
    상기 메모리 셀 영역에서, 상기 제1 층간 절연막 및 상기 제2 층간 절연막을 관통하여 상기 제1 접속 영역까지 도달하고, 상기 제1 층간 절연막과 상기 제2 층간 절연막의 접속 영역에서, 상기 제1 층간 절연막의 내경이 상기 제2 층간 절연막의 내경보다도 크게 형성되는 제1 컨택트홀을 형성하는 공정과,
    상기 제1 컨택트홀의 내면을 따라서 원통형으로 하부 전극을 형성하는 공정과,
    상기 메모리 셀 영역에서 상기 제2 층간 절연막만을 제거하는 공정과,
    상기 하부 전극에 대하여 유전체막을 개재하고, 상기 하부 전극의 내주면을 매립하고, 외주면을 둘러싸도록 상부 전극을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 상부 전극 및 상기 제2 층간 절연막을 덮는 제3 층간 절연막을 형성하는 공정과,
    상기 주변 영역에서 상기 제1 층간 절연막보다도 하방의 위치에 사전에 제2 접속 영역을 형성하는 공정과,
    상기 제1 층간 절연막을 형성한 후에, 상기 제2 접속 영역까지 도달하는 컨택트홀을 형성하고, 이 컨택트홀 내에 제1 컨택트 플러그를 형성하는 공정과,
    상기 제3 층간 절연막을 형성한 후에, 상기 제1 컨택트 플러그까지 도달하며, 상기 제2 층간 절연막 및 상기 제3 층간 절연막을 관통하는 컨택트홀을 형성하고, 이 컨택트홀 내에 제2 컨택트 플러그를 형성하는 공정
    을 더 포함하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 층간 절연막과 상기 제2 층간 절연막 사이에 에칭 정지막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
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