JP4585309B2 - 集積回路のキャパシタの記憶ノード用接点ペデスタルを形成するための半導体処理方法 - Google Patents
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Description
本発明は、接点ペデスタルを形成する半導体処理方法、並びに、接点ペデスタルを用いた集積回路に関する。本発明は、また、キャパシタの記憶ノードを形成する方法に関する。
DRAMのメモリセルの密度が増大するにしたがって、セル面積を減少させながら十分に大きな記憶容量を維持する試みが継続的に行われている。また、セル面積を更に減少させるという継続的な目的が存在する。セルのキャパシタンスを増大させる主要な方法は、セル構造技術(cell structure techniques)を用いて行われる。そのような技術は、トレンチ型又は積層型のキャパシタの如き三次元的なセルキャパシタを含んでいる。
本発明を実施するための最善の態様及び発明の開示
本発明の開示は、「科学及び有用技術の進歩を促進する(第1条第8項)」という米国特許法の制定目的を推進するために行うものである。
電気的な接続を行うべきノード位置を準備する工程と、
上記ノード位置の上に絶縁誘電体材料を設ける工程と、
上記ノード位置の上の上記絶縁誘電体材料をエッチングして、上記ノード位置を外部に露出させるには不十分な深さを有しベースを含む接点開口を形成する工程と、
上記接点開口の中の上記絶縁誘電体材料の上に、該接点開口を完全には充填することのない厚さを有するスペーサ層を設ける工程と、
上記スペーサ層に異方性エッチングを施して、上記接点開口の中に側壁スペーサを形成する工程と、
上記側壁スペーサを形成した後に、上記接点開口のベースをエッチングして上記ノード位置を外部に露出させる工程と、
上記接点開口を導電材料によって上記ノード位置まで充填する工程と、
上記側壁スペーサを導電性にする工程と、
上記導電材料をエッチングして、上記側壁スペーサを含む導電性の接点ペデスタルを形成し、該接点ペデスタルが、横方向において対向している隣接する電気絶縁表面と実質的に同一平面にある外側面を有するようにする工程とを備えている。
ノード位置と、
該ノード位置と電気的に接続される長手方向の導電性の接点ペデスタルとを備えており、
該接点ペデスタルは、
上記ノード位置と電気的に接続される長手方向内方の部分と、長手方向外方の部分とを有しており、該長手方向外方の部分は、異方性エッチングを受けた側壁スペーサと、導電性を有する半径方向内方のピラーとを含んでおり、上記側壁スペーサは、導電性であって上記ピラーと電気的に接続されており、
上記ピラー及び上記側壁スペーサは、実質的に同一平面にある共通の外側面を有しており、
本集積回路は、更に、上記接点ペデスタルの共通の外側面と実質的に同一平面にある実質的に平坦な外側面を有する絶縁誘電体材料を備えている。
絶縁材料の本体中に導電性のピラーを形成する工程と、
上記ピラー及び上記絶縁材料の本体を実質的に同じ速度でエッチングして、上記絶縁材料の本体中にキャパシタ収容開口を形成し、上記ピラーを上記キャパシタ収容開口から突出させる工程と、
上記キャパシタ収容開口の中に、上記ピラーと電気的に接続されるキャパシタの記憶ノードを設ける工程とを備えている。
図7を参照すると、導電体材料層46は、絶縁誘電体材料層30に向かって内方へエッチングされていて、導電性の第1の接点ペデスタル48、導電性の第2の接点ペデスタル50及び導電性の第3の接点ペデスタル52を形成している。各々の接点ペデスタルは、関連するノード位置と効果的に電気接続されている長手方向内方の部分53と、長手方向外方の部分54とを有している。ペデスタル48、50、52の長手方向外方の部分54はそれぞれ、異方性エッチングを受けたスペーサ42、43、44と、半径方向内方の導電性ピラー56とを有している。スペーサ42、43、44は、関連するピラー56とそれぞれオーム接触しており、ピラー56は、それぞれの接点ペデスタルの長手方向外方の部分54と長手方向内方の部分53を含んでいてこれら部分の間で伸長している。好ましいエッチング技術の例としては、化学的/機械的な研磨(CMP)及びブランケット・プラズマエッチングを挙げることができる。
図13を参照すると、エッチングを行って、図示の接点ペデスタル48、50、52を形成する。
図21を参照すると、接点開口32、33、34の中の導電性のピラー材料が、これらに関連するスペーサ及び周囲の絶縁材料と共に、図示のようにエッチングを受けている。このエッチング操作は、上記スペーサ及び材料を総て実質的に同じ速度でエッチングして、ノード位置26、28の上の又はこれらノード位置に対する図示のキャパシタ収容開口70、72を形成するような、エッチング剤を用いるのが好ましい。このエッチング剤は、接点開口74、76のそれぞれのベースから関連するそれぞれのノード位置26、28まで突出するすなわち伸長する導電性のピラー74、76を形成する。図示の異方性エッチングを行いポリシリコン及びBPSGを実質的に同じ速度でエッチングするエッチング剤の例としては、NF3、あるいは、CF4及びCHF3の組み合わせを挙げることができる。他のエッチング操作を単なる例として挙げると、最初にSF6及びCl2から成るエッチング剤を用いてポリシリコン及びBPSGのエッチング操作を順次行い、次に、CF4、CHF3及びArから成る第2のエッチング剤によってエッチング操作を行うことができる。
Claims (5)
- キャパシタの記憶ノードを形成する半導体処理方法であって、
単結晶シリコン基板に、導電性のドーピングを受けた拡散領域からなる電気的な接続を行うべきノード位置を設ける工程と、
前記ノード位置が設けられた前記単結晶シリコン基板の上に平坦化されていない絶縁誘電体材料層を形成する工程と、
前記絶縁誘電体材料層の上に、平坦化されていない硬いマスク層を形成する工程と、
前記ノード位置の上の前記硬いマスク層、及び前記絶縁誘電体材料層をエッチングして、前記ノード位置を外部に露出させるには不十分な深さを有し、底面を有する接点開口を形成する工程と、
前記硬いマスク層の上、並びに前記接点開口の中の側面及び底面を構成する前記絶縁誘電体材料層の上に、該接点開口を完全には充填することのない厚さを有するスペーサ層を設ける工程と、
前記スペーサ層に異方性エッチングを施して、前記接点開口の中の側面以外に形成された前記スペーサ層を除去し、側壁スペーサを形成する工程と、
前記側壁スペーサを形成した後に、前記接点開口の底面をエッチングして前記ノード位置を外部に露出させる工程と、
前記硬いマスク層の上面を第1の導電体材料層で被覆するとともに、前記接点開口を前記第1の導電体材料層によって前記ノード位置まで充填する工程と、
前記第1の導電体材料層の一部、前記硬いマスク層の一部、前記側壁スペーサの一部及び前記絶縁誘電体材料層の一部を同じ速度でエッチングして、前記絶縁誘電体材料層の本体中にキャパシタ収容開口、及び該キャパシタ収容開口の底面から前記ノード位置まで伸長する前記第1の導電体材料層からなる導電性のピラーを形成する工程と、
前記第1の導電体材料層の上面、並びに前記キャパシタ収容開口の中の側面及び底面に第2の導電体材料層を形成し、エッチングにより、前記キャパシタ収容開口の中の側面及び底面以外に形成された前記第2の導電体材料層、前記第1の導電体材料層、前記硬いマスク層、及び前記側壁スペーサの一部を除去することにより、前記キャパシタ収容開口の中に前記導電性のピラーと電気的に接続されるキャパシタの記憶ノード層を設ける工程とを備え、
前記スペーサ層は、前記異方性エッチングを受ける前後いずれかにおいて、導電性を有するようになされている、
キャパシタの記憶ノードを形成する半導体処理方法。 - 前記硬いマスク層が未ドープのポリシリコンを含む、請求項1の半導体処理方法。
- 前記硬いマスク層がドープされたポリシリコンを含む、請求項1の半導体処理方法。
- 前記キャパシタ収容開口、及び前記導電性のピラーを形成する工程のエッチングが、NF3を含むエッチング剤を用意することを含む、請求項1の半導体処理方法。
- 前記キャパシタ収容開口、及び前記導電性のピラーを形成する工程のエッチングが、CF4及びCHF3の組合せを含むエッチング剤を用意することを含む、請求項1の半導体処理方法。
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