KR100429374B1 - 강유전성 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 강유전체를 이용하여 캐패시터의 하부 전극을 전기적 도금 방식으로 형성함과 동시에 비트라인 콘택을 형성함으로써 실리콘 기판의 액티브와의 콘택 접촉 특성을 확보하고 정렬 마진을 확보할 수 있어 공정의 신뢰성을 향상시킬 수 있는 이점이 있다.

Description

강유전성 캐패시터 형성 방법{METHOD FOR FORMING OF FERROELECTRIC CAPACITOR}

본 발명은 전기적인 도금 방법을 이용하여 하부 전극을 형성함과 동시에 비트라인 콘택을 Pt로 형성함으로써 콘택 형성시 공정을 단순화 할 수 있는 강유전성 캐패시터의 형성 방법에 관한 것이다.

FeRAM(Ferroelectric Random Access Memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

FeRAM의 축전 물질로는 SBT(SriBijTa2O9), PZT(Pb(Zr,Ti)O3) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnat polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자에 응용하고 있다.

강유전체 박막을 이용하는 비휘발성 메모리 소자는 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아 있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.

도1a 내지 도1h는 종래 기술에 의한 캐패시터 형성 방법을 나타낸 공정도이다.

도1a를 참조하면, 실리콘 기판(100)에 디램 셀 트랜지스터를 형성한 후 층간절연막으로 제 1 ILD 산화막(101)을 증착한 다음 평탄화한다. 이어, 습식각에 대한 식각 정지막으로 질화막(102)을 증착한 다음 희생 산화막으로 PE-산화막(103)을 증착한다.

도1b를 참조하면, 사진 및 건식각 공정을 통해 캐패시터 콘택(A)을 정의한다.

도1c를 참조하면, 캐패시터 하부 전극(104)으로 도프트 폴리막을 증착한 다음 캐패시터 영역을 정의한다.

도1d를 참조하면, 습식각 공정으로 희생 산화막인 PE-산화막(103)을 제거하여 캐패시터 하부 전극(104)의 하부를 열어준 후 MPS를 성장시키고 ONO 공정을 진행하여 캐패시터 유전체막(105)을 형성한다.

이때, 상기 질화막(102)이 습식각에 대한 식각 정지막 역할을 한다.

도1e를 참조하면, 상부 전극(106)으로 도프트 폴리막을 증착한 후 사진 및 건식각 공정을 통해 비트라인 콘택이 형성될 부분의 도프트 폴리를 제거한다.

이때, 사진 및 건식각 공정시 콘택이 상부 전극과도 일정 간격을 유지해야하고 셀 트랜지스터의 게이트와도 절연을 위해 일정 간격을 유지해야하므로 정렬에 대한 공정 마진이 거의 없게 되어 불량이 유발된다. 또한 건식각 공정시 도프트 폴리와 질화막을 한꺼번에 제거함으로써 DRAM 셀 이외의 영역에 질화막이 남지 않도록 한다.

도1f를 참조하면, 층간 절연막으로 제 2 ILD 산화막(107)을 증착한 후 평탄화한 다음 사진 및 식각 공정을 진행하여 실리콘 기판(100) 까지 콘택(B)을 깊이형성한다.

이때, 콘택(B)의 깊이는 20000Å 이상의 깊이가 되며 에스펙트비가 8이상이 된다. 또한, 콘택(B)은 인접 회로의 게이트와의 콘택이 동시에 형성되어야 하므로 실리콘 기판(100)의 손실을 조절하기 어려우며 실리콘 기판의 손실이 과도하면 데이터의 누설이 발생되어 오동작의 원인이 되고 부족하면 콘택 저항이 높아져 데이터 전달이 어려워진다.

도1g를 참조하면, 콘택과의 접촉막으로 Ti/TiN막(108)을 증착한 후 메탈을 증착한 후 전면 식각 공정을 진행하여 메탈 플러그(109)를 형성한다.

이때, 콘택의 에스펙트비가 높아 메탈 플러그(109)가 콘택내에 다 차지 못하고 콘택의 중앙 부분에 보이드가 발생한다. 또한 Ti 스퍼터의 고유 특성인 콘택 바닥 부분의 낮은 커버리지로 인해 두껍게 증착되어 이후 메탈 라인 건식각 공정시 라인의 폭을 증가시켜 라인간 브리지를 유발하는 문제점이 있었다.

도1h를 참조하면, 메탈을 증착한 후 사진 및 건식각 공정을 통해 메탈 라인(110)을 형성한다.

이러한 종래 기술에 의한 캐패시터 형성 공정은 실리콘 기판의 액티브 영역의 비트라인 콘택과 셀 캐패시터 콘택을 따로 구현함으로써 깊은 콘택이 발생하여 공정의 제어가 어려우며 다수의 막을 증착 하는데 따른 정렬의 정확도 확보가 어려운 문제점이 있었다.

상기와 같은 문제점을 해결하기 위한 본 발명은 강유전체를 이용하여 캐패시터의 하부 전극을 전기적 도금 방식으로 형성함과 동시에 비트라인 콘택을 형성함으로써 실리콘 기판의 액티브와의 콘택 접촉 특성을 확보하고 정렬 마진을 확보할 수 있어 공정의 신뢰성을 향상시킬 수 있는 강유전성 캐패시터 형성 방법을 제공하는 것이다.

도1a 내지 도1h는 종래 기술에 의한 캐패시터 형성 방법을 나타낸 공정도이다.

도2a 내지 도2h는 본 발명에 의한 강유전성 캐패시터 형성 방법을 나타낸 단면도이다.

- 도면의 주요부분에 대한 부호의 설명 -

200 : 실리콘 기판 201 : 제 1 ILD 산화막

202 :Ti막 203 : 시드 Pt막

204 : TiN막 205 : 포토레지스트 패턴

206 : 하부 전극 207 : 비트라인 콘택 패드

208 : 네거티브 포토레지스트 209 : 캐패시터 유전체막

210 : 상부 전극 211 : 제 2 ILD 산화막

212 : Ti/TiN 213 : 메탈 플러그

214 : 메탈 라인

상기와 같은 목적을 실현하기 위한 본 발명은 디램 셀 트랜지스터가 형성된 실리콘 기판 상에 층간 절연막으로 제 1 ILD 산화막을 증착 한 후 캐패시터 콘택과 비트라인 콘택을 동시에 정의하는 단계와, 상기 콘택이 정의된 결과물 상에 접촉막, 시드막, 반사방지막을 순차적으로 스퍼터링 방식을 통해 증착하는 단계와, 상기 반사방지막 상부에 포토레지스트 패턴을 형성하고 이를 이용한 습식각 공정을 통해 캐패시터 영역과 비트라인 영역의 반사방지막을 제거하는 단계와, 상기, 포토레지스트 패턴과 반사방지막을 마스크로 시드막과 반사방지막을 전류 패스로 이용하여 전기적 도금 방법을 통해 하부 전극으로 사용될 Pt를 성장시키는 단계와, 상기 포토레지스트 패턴을 제거한 후 전면 식각 공정을 진행하여 반사방지막을 제거하여 하부 전극 및 비트라인 콘택 패드를 형성하는 단계와, 상기 반사방지막이 제거된 결과물 상에 네거티브 포토레지스트를 슬로프 마스크 형태로 형성하여 캐패시터 영역을 오픈한 후 캐패시터 유전체막으로 SBT와 상부 전극으로 Pt를 순차적으로 스퍼터링 방식으로 증착하는 단계와, 상기 네거티브 포토레지스트를 습식각을 통해제거하여 네거티브 포토레지스트 상부의 SBT와 Pt를 제거한 후 층간 절연막으로 제 2 ILD 산화막을 증착하는 단계와, 상기 제 2 ILD 산화막에 평탄화 공정을 진행한 후 상부 전극과 비트라인 콘택 패드 부분에 동시에 메탈 콘택을 형성하는 단계와, 상기 메탈 콘택접촉막을 증착하고 메탈 플러그와 메탈 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법에 관한 것이다.

상기 콘택 접촉막으로 Ti막을 100~300Å의 두께로 증착하는 것을 특징으로 한다.

상기 시드막으로 Pt막을 전류 패스로써의 낮은 저항을 유지시키기 위해 150~250Å의 두께로 증착하는 것을 특징으로 한다.

상기 반사방지막으로 TiN막을 상기 Pt 전기 도금 공정시 번짐 현상을 방지하기 위한 식각 정지막으로 250~350Å의 두께로 형성하는 것을 특징으로 한다.

상기 전기 도금 방법을 이용한 하부전극 형성시 마스크로 사용되는 포토레지스트 패턴은 10000~15000Å의 두께로 형성하는 것을 특징으로 한다.

상기 캐패시터 유전체막으로 SBT 대신 Pt를 전극으로 사용하는 BST로 형성하는 것을 특징으로 한다.

상기 전기적 도금 방법으로 성장시키는 막은 Pt 대신 건식각이 어려운 Cu 또는 Au를 이용하는 것을 특징으로 한다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도2a 내지 도2h는 본 발명에 의한 강유전성 캐패시터 형성 방법을 나타낸 단면도이다.

도2a를 참조하면, 디램 셀 트랜지스터가 형성된 실리콘 기판(200) 상에 층간 절연막으로 제 1 ILD 산화막(201)을 증착 한 후 캐패시터 콘택(C)과 비트라인 콘택(D)을 동시에 정의한다.

도2b에 도시된 바와 같이 접촉막으로 Ti막(202) 200Å, 시드 Pt막(203) 200Å, 반사방지막으로 TiN막(204) 300Å을 순차적으로 스퍼터링 방식을 통해 증착한다.

이때, 상기 접촉막으로 증착된 Ti막(202)은 콘택과의 접촉 특성을 향상시키고 후속 Pt 전기 도금 공정시 충분한 전류가 흐르도록 한다.

도2c에 도시된 바와 같이 포토레지스트 패턴(205)을 이용한 습식각 공정을 통해 캐패시터 영역과 비트라인 영역의 TiN막(204)을 제거한다.

이때, 반사방지막 TiN막(204)의 식각액에 대해 시드 Pt막(203)에는 손실이 전혀 없다.

도2d를 참조하면, 포토레지스트 패턴(205)과 TiN막(204)을 마스크로 시드 Pt와 TiN을 전류 패스로 이용하여 전기적 도금 방법을 통해 하부 전극(206)으로 사용될 Pt를 3000Å의 두께로 성장시킨다.

이때, 포토레지스트 패턴(205)만을 마스크로 이용하면 포토레지스트와 시드막과의 약한 접착 특성 때문에 번짐 현상이 발생할 수 있는데, 포토레지스트패턴(205)과 TiN막(204)을 동시에 마스크로 사용함으로써 정확한 패터닝이 가능하다.

또한, 상기 하부 전극(206)으로 Pt 대신 건식각이 어려운 Cu 또는 Au를 사용하여 형성할 수 있다.

도2e를 참조하면, 포토레지스트 패턴(205)을 제거한 후 전면 식각 공정을 진행하여 TiN막(204)을 제거하여 하부 전극(206) 및 비트라인 콘택 패드(207)를 형성한다.

도2f를 참조하면, 네거티브 포토레지스트(208)를 스로프 마스크 형태로 형성하여 캐패시터 영역을 오픈한 후 캐패시터 유전체막(209)으로 SBT와 상부 전극(210)으로 Pt를 순차적으로 스퍼터링 방식으로 증착한다.

이때, 캐패시터 영역에는 Pt-SBT-Pt 형태이지만 그 외의 영역은 네거티브 포토레지스트(208) 상부에 SBT와 Pt가 존재하므로 캐패시터 영역의 SBT/Pt와 분리되어 존재함을 알 수 있다.

또한, 상기 캐패시터 유전체막(209)으로 SBT 대신 BST를 이용할 수 있다.

도2g를 참조하면, 습식각을 통해 네거티브 포토레지스트(208)을 제거하여 네거티브 포토레지스트(208) 상부의 SBT와 Pt를 제거한 후 층간 절연막으로 제 2 ILD 산화막(211)을 증착하고 평탄화한 다음 상부 전극(210)과 비트라인 콘택 패드(207) 부분에 동시에 메탈 콘택(E)을 형성한다.

도2h를 참조하면, 메탈 콘택(E) 접촉막으로 Ti/TiN막(212)을 증착하고 메탈 플러그(213)와 메탈 라인(214)을 형성한다.

상기한 바와 같이 본 발명은 강유전체를 이용하여 캐패시터의 하부 전극을 전기적 도금 방식으로 형성함과 동시에 비트라인 콘택을 형성함으로써 실리콘 기판의 액티브와의 콘택 접촉 특성을 확보하고 정렬 마진을 확보할 수 있어 공정의 신뢰성을 향상시킬 수 있는 이점이 있다.

또한, Pt 전기적 도금 방법을 통해 캐패시터 유전체막 및 상부 전극을 포토레지스트 lift-off법으로 형성함으로써 공정의 정밀도를 향상시킬 수 있는 이점이 있다.

Claims (7)

1. 디램 셀 트랜지스터가 형성된 실리콘 기판 상에 층간 절연막으로 제 1 ILD 산화막을 증착 한 후 캐패시터 콘택과 비트라인 콘택을 동시에 정의하는 단계와,

   상기 콘택이 정의된 결과물 상에 접촉막, 시드막, 반사방지막을 순차적으로 스퍼터링 방식을 통해 증착하는 단계와,

   상기 반사방지막 상부에 포토레지스트 패턴을 형성하고 이를 이용한 습식각 공정을 통해 캐패시터 영역과 비트라인 영역의 반사방지막을 제거하는 단계와,

   상기, 포토레지스트 패턴과 반사방지막을 마스크로 시드막과 반사방지막을 전류 패스로 이용하여 전기적 도금 방법을 통해 하부 전극으로 사용될 Pt를 성장시키는 단계와,

   상기 포토레지스트 패턴을 제거한 후 전면 식각 공정을 진행하여 반사방지막을 제거하여 하부 전극 및 비트라인 콘택 패드를 형성하는 단계와,

   상기 반사방지막이 제거된 결과물 상에 네거티브 포토레지스트를 슬로프 마스크 형태로 형성하여 캐패시터 영역을 오픈한 후 캐패시터 유전체막으로 SBT와 상부 전극으로 Pt를 순차적으로 스퍼터링 방식으로 증착하는 단계와,

   상기 네거티브 포토레지스트를 습식각을 통해 제거하여 네거티브 포토레지스트 상부의 SBT와 Pt를 제거한 후 층간 절연막으로 제 2 ILD 산화막을 증착하는 단계와,

   상기 제 2 ILD 산화막에 평탄화 공정을 진행한 후 상부 전극과 비트라인 콘택 패드 부분에 동시에 메탈 콘택을 형성하는 단계와,

   상기 메탈 콘택접촉막을 증착하고 메탈 플러그와 메탈 라인을 형성하는 단계를

   포함하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법.
2. 제 1항에 있어서, 상기 콘택 접촉막으로 Ti막을 100~300Å의 두께로 증착하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법.
3. 제 1항에 있어서, 상기 시드막으로 Pt막을 전류 패스로써의 낮은 저항을 유지시키기 위해 150~250Å의 두께로 증착하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법.
4. 제 1항에 있어서, 상기 반사방지막으로 TiN막을 상기 Pt 전기 도금 공정시 번짐 현상을 방지하기 위한 식각 정지막으로 250~350Å의 두께로 형성하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법.
5. 제 1항에 있어서, 상기 전기 도금 방법을 이용한 하부전극 형성시 마스크로 사용되는 포토레지스트 패턴은 10000~15000Å의 두께로 형성하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법.
6. 제 1항에 있어서, 상기 캐패시터 유전체막으로 SBT 대신 Pt를 전극으로 사용하는 BST로 형성하는 것을 특징으로 하는 강유전성 캐패시터의 형성 방법.
7. 제 1항에 있어서, 상기 전기적 도금 방법으로 성장시키는 막은 Pt 대신 건식각이 어려운 Cu 또는 Au를 이용하는 것을 특징으로 하는 강유전성 캐패시터 형성 방법.