KR20000017148A - 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 강유전체막을 이용하는 캐패시터를 갖는 고 신뢰성의 반도체 장치 및 그 반도체 장치 제조 방법을 제공한다. 반도체 기판(1)상에 액세스 트랜지스터(2), 비트선(6) 및 제 1 층간 절연막(4)을 형성한 후, 제 1 층간 절연막(4)의 소정의 영역에 형성된 콘택트 홀에 액세스 트랜지스터(2)와 강유전체 캐패시터(9)를 전기적으로 접속하기 위한 플러그(8)를 제공한다. 그 후, 다층 금속막으로 이루어지는 하부 전극(10)과, 강유전체막(11)과, 제 1 상부 전극(14)을 순서대로 소망하는 형상으로 가공하여 형성한다. 실리콘 산화물 등으로 이루어지는 사이드 월(16S)용 절연막(16)이 웨이퍼 전면에 형성된 후, 사이드 월(16S)용 절연막(16)의 전면이 사이드 월(16S)을 형성하기 위해 이방성 에칭된다. 마지막으로, 전형적으로 Pt로 이루어지는 제 2 상부 전극(17)을 가공 형성함으로써, 강유전체 캐패시터(9)를 완성한다.
Description
본 발명은 강유전체막을 사용한 캐패시터를 갖는 반도체 장치 분야 및 그들의 제조 방법에 관한 것이다. 특히, 본 발명은 스택드 캐패시터형 기억 장치(stacked capacitor type memory device)에 관한 것이다.
최근, 디지털 기술의 진전, 휴대기기의 고성능화가 현저해지고, 저소비 전력 및 고속 동작 가능한 불휘발성 반도체 기억 장치의 고 집적화가 강하게 시장으로부터 요구되어지고 있다. 강유전체 재료는 외부 전계로부터 얻어진 정보를 구성 원자(constitutional atom)의 변위에 따라 고속으로 기억하고, 또한 외부 전계를 끊어도 정보를 계속해서 기억하는 특징을 가지고 있다. 반도체 장치에 있어서 이 강유전체 재료를 캐패시터의 유전체막에 이용함으로써 고 신뢰성의 반도체 장치를 실현할 수 있다.
이 강유전체 재료를 캐패시터의 유전체막에 이용한 스택드 캐패시터형 기억 장치 구조를 갖는 고 집적형 반도체 기억 장치는 일본 특허 공개 평성 제 6-132482 호 공보 및 일본 특허 공개 평성 제 9-116123호 공보에 기재되어 있다.
이하, 종래의 강유전체 불휘발성 반도체 기억 장치 및 그 제조 방법에 대하여, 도면을 참조하여 설명한다.
도 5에 도시하는 바와 같이, 강유전체 불휘발성 반도체 기억 장치는, 반도체 기판(1), 반도체 기판(1)상에 형성된 액세스 트랜지스터(2), 액세스 트랜지스터(2)의 소스 영역(3), 제 1 층간 절연막(4), 제 2 층간 절연막(5), 제 1 층간 절연막(4) 및 제 2 층간 절연막(5)에 마련된 콘택트 홀을 통해 소스 영역(3)과 전기적으로 접속된 비트선(6)과, 플러그(8)에 의해 액세스 트랜지스터(2)의 드레인 영역(7)과 전기적으로 접속된 강유전체 캐패시터(9)를 포함한다. 강유전체막(11)이 강유전체 캐패시터(9)의 하부 전극(10)상에 형성되고, 절연막으로 이루어지는 사이드 월(12)은 하부 전극(10) 및 강유전체막(11)의 측면에 마련된다. 상부 전극(13)은 강유전체막(11) 및 사이드 월(12)에 이들을 직접 덮도록 형성된다.
그러나, 종래기술에 있어서, 사이드 월(12)은 강유전체 캐패시터(9)의 하부 전극(10) 및 강유전체막(11)을 에칭함으로써 형성하고, 사이드 월(12)로 되는 절연막을 CVD(화학 기상 증착)법으로 전면에 퇴적한다. 이 후, 이 절연막의 전면을 이방성 에칭함으로써, 하부 전극(10) 및 강유전체막(11)의 측면에 형성된다.
그러나, 이 방법을 이용하면, 이방성 에칭시에, 금속 산화물로 이루어지는 강유전체막(11)의 표면 전체에 걸쳐 손상을 입어, 조성의 불규칙성(irregularity)이나 결정 구조의 무질서(disorder)가 심하게 발생한다.
예를 들어, 강유전체막(11)에 SrBi2Ta2O9막을 이용하고, 절연막으로 이루어지는 사이드 월(side wall)(12)에 실리콘 산화막을 이용한 경우, 실리콘 산화막을 CF4등의 에칭 가스를 사용하여 이방성 에칭을 행하면, 그 이방성 에칭의 완료시에 강유전체막(11)인 SrBi2Ta2O9막의 표면이 노출되게 되지만, 실리콘 산화막이 강유전체막(11)상에 남을 수 있다.
실리콘 산화막이 강유전체막(11)상에 남으면, 상부 전극(13), 강유전체막(11) 및 하부 전극(10)의 구성 대신에, 상부 전극(13), 실리콘 산화막, 강유전체막(11) 및 하부 전극(10)의 구성으로 된다. 상부 전극(13) 및 하부 전극(10) 사이에 인가된 전압은, 강유전체막(11)에 직렬로 접속되는 잔류 실리콘 산화막에도 분배된다. 이것은 강유전체막(11)에 인가되는 전압을 감소시키기 때문에, 강유전체막(11)의 불충분한 분극 반전에 기인하여, 잔류 전하량이 감소한다고 하는 특성 불량을 발생한다.
소정의 실리콘 산화막이 강유전체막(11)상에 남는 것을 방지하기 위해서, 실리콘 산화막 에칭시에 있어서는 실리콘 산화막 에칭율의 웨이퍼면내의 편차 및 실리콘 산화막 퇴적량의 웨이퍼면내의 편차에 따른, 오버 에칭이 필요하다.
강유전체막(11)인 SrBi2Ta2O9막의 표면 전체가 실리콘 산화막의 에칭 플라즈마에 직접 노출되기 때문에, 오버 에칭이 산소 결손(oxygen deficit)을 야기하는 것을 실험적으로 확인하였다. 또한, Bi 및 Ta 등의 강유전체막(11)의 주성분 원자의 결손이 관찰되었다.
이러한 손상은 열처리 등의 이후의 프로세싱에 의해 회복할 수 없는 것으로, 우수한 전기적 특성을 갖는 강유전체 캐패시터를 제작할 수가 없다. 이 결과, 고 신뢰성의 강유전체 불휘발성 반도체 기억 장치를 제작하는 것이 어려울 수 있다.
용량 요소(capacitance element)를 갖는 반도체 장치는 상부 전극, 절연막 및 하부 전극을 포함하며, 상기 반도체 장치는 상기 절연막과 상기 상부 전극 사이의 상기 절연막을 위한 패시베이션막(passivation film), 및 적어도 상기 절연막과 상기 절연막을 위한 상기 패시베이션막의 측면에 형성된 사이드 월을 포함한다.
용량 요소를 갖는 반도체 장치는 상부 전극과 하부 전극 사이에 강유전체막으로 이루어지는 절연막을 포함하며, 상기 반도체 장치는 상기 강유전체막과 상기 상부 전극 사이의 상기 강유전체막을 위한 패시베이션막, 및 적어도 상기 강유전체막과 상기 강유전체막을 위한 상기 패시베이션막의 측면에 형성된 사이드 월을 포함한다.
이 구성은, 강유전체막을 위한 패시베이션막이 강유전체막의 표면을 덮고 있기 때문에, 사이드 월 형성시에 강유전체막의 표면이 플라즈마에 노출되어 손상을 입는 것을 방지한다. 이에 따라서, 강유전체막의 전기적 특성의 열화를 제거할 수 있어, 우수한 강유전적 특성 및 절연 특성을 갖는 강유전체 캐패시터를 얻을 수 있다.
또한, 강유전체막을 위한 패시베이션막으로서의 제 1 상부 전극이 사이드 월 형성시에 손상을 입으면, 제 1 상부 전극상에 형성된 제 2 상부 전극이 전극 성능의 열화를 방지할 것이다.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 장치의 개략적인 횡단면도,
도 2a 내지 2g는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조를 위한 처리 흐름 순서의 개략적인 횡단면도,
도 3은 본 발명 및 종래의 반도체 장치의 바람직한 실시예에 따른 반도체 장치에 있어서의 강유전체 캐패시터의 히스테리시스 특성을 나타내는 비교도,
도 4는 본 발명 및 종래의 반도체 장치의 바람직한 실시예에 따른 반도체 장치에 있어서의 강유전체 캐패시터의 전류-전압 특성을 나타내는 비교도,
도 5는 종래의 반도체 장치의 개략적인 일부 횡단면도.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 2 : 액세스 트랜지스터
3 : 소스부 4 : 제 1 층간 절연막
5 : 제 2 층간 절연막 6 : 비트선
7 : 드레인부 8 : 플러그
9 : 강유전체 캐패시터 10 : 하부 전극
11 : 강유전체막 14 : 제 1 상부 전극
16 : 사이드 월 17 : 제 2 상부 전극
19 : 상호-접속선 20 : 패시베이션막
(바람직한 실시예)
본 발명의 바람직한 실시예에 따라 반도체 장치의 바람직한 실시예를 도면을 참조하면서 설명한다.
도 1은 본 발명의 바람직한 실시예에 있어서의 반도체 장치의 주요부의 개략적인 횡단면도를 도시한다. 도 2a 내지 2g는 본 발명의 바람직한 실시예에 있어서의 반도체 장치 제조 방법을 예시하는 공정 순서도의 개략적인 횡단면도이다.
도 2a에 도시하는 바와 같이, 반도체 기판(1)상에 집적 회로로서 액세스 트랜지스터(2)를 형성한 후, 전형적으로 폴리사이드막으로 이루어지는 비트선(6)을 형성한다. 액세스 트랜지스터(2) 및 비트선(6)상에 BPSG 등의 재료로 이루어지는 제 1 층간 절연막(4)을 형성한다. 그 후, 제 1 층간 절연막(4)의 소정의 영역에 콘택트 홀을 형성한다. 콘택트 홀에 액세스 트랜지스터(2)와 강유전체 캐패시터(9)를 전기적으로 접속하기 위한 플러그(8)를 제공한다(도 1). 플러그(8)는 콘택트 홀에 폴리실리콘 또는 텅스텐을 매설하여 형성한 후, 에치백법 또는 화학적 기계적 연마법에 의해, 콘택트 홀 이외의 폴리실리콘 또는 텅스텐을 제거한다.
밀착층, 베리어 메탈(barrier metal), Pt의 순서대로 적층되어 형성된 약 200nm 두께의 다층막으로 이루어지는 하부 전극(10)을 웨이퍼 전면에 형성한다. 그 후, SrBi2Ta2O9으로 이루어지는 약 150nm 두께의 강유전체막(11)층을 스핀 도포법 또는 CVD법으로 형성한다. Pt를 포함하는 다층 금속으로 이루어지는 약 50nm 두께의 제 1 상부 전극(14)을 도포한다.
도 2b에 도시하는 바와 같이, 예를 들어 포토레지스트로 이루어지는 하부 전극 가공용 마스크(15)를 이용해서, 제 1 상부 전극(14), 강유전체막(11) 및 하부 전극(10)을 Ar 및 Cl 등의 혼합 가스로 드라이 에칭한다. 이들은 모두 대략 동일 형상으로 가공하여 강유전체 캐패시터(9)를 형성한다(도 1).
그 후, 도 2c에 도시하는 바와 같이, 예를 들어 포토레지스트로 이루어지는 하부 전극 가공용 마스크(15)를 전형적으로 애싱(ashing)에 의해 제거한 후, 전형적으로 실리콘 산화막으로 이루어지는 사이드 월(16S)용 절연막(16)을 약 300nm 두께로 웨이퍼 전면에 형성한다.
도 2d에 도시하는 바와 같이, 웨이퍼 전면에 형성된 사이드 월(16S)용 절연막(16)의 전면을 CF4 등의 에칭 가스를 이용하여 이방성 에칭하여 사이드 월(16S)을 완성한다.
여기서 중요한 점은, 제 1 상부 전극(14)이 강유전체막을 위한 패시베이션막으로서 강유전체막(11)의 표면을 덮고 있기 때문에, 사이드 월(16S)용 절연막(16)의 이방성 에칭시에, 강유전체막(11)의 표면이 플라즈마에 노출되지 않는다는 것이다. 이에 따라, 강유전체막(11)의 표면은 손상을 입지 않아서, 강유전체막(11)의 우수한 전기적 특성을 보호한다.
도 2e에 도시하는 바와 같이, 전형적으로 Pt로 이루어지는 100nm 두께의 제 2 상부 전극(17)을 웨이퍼 전면에 걸쳐 도포한 후, 전형적으로 포토레지스트로 이루어지는 상부 전극 가공용 마스크(18)를 형성한다. 그 후, 제 1 상부 전극(14)를 에칭하여 제거한 후 제 2 상부 전극(17)을 형성할 수 있다. 그러나, 이러한 경우에 있어서, 제 1 상부 전극(14)은 강유전체막을 위한 패시베이션막으로서 작용하지 않는다.
도 2f에 도시하는 바와 같이, 전형적으로 포토레지스트로 이루어지는 상부 전극 가공용 마스크(18)를 이용해서 Ar 및 Cl 등의 혼합 가스로 드라이 에칭하여 제 2 상부 전극(17)을 형성한다. 제 2 상부 전극(17)을 강유전체막(11)상의 제 1 상부 전극(14) 전체를 덮도록 형성하거나, 강유전체막(11)상의 제 1 상부 전극(14) 및 전면을 덮도록 하는 방식으로 사이드 월(16S)을 덮도록 형성한다. 또한, 제 2 상부 전극(17)을 제 1 상부 전극(14)에 비해서 보다 두껍게 형성한다. 이렇게 해서 강유전체 캐패시터(9)를 완성한다. 제 1 상부 전극(14)의 두께가 제 2 상부 전극(17)의 두께보다 얇은 이유는, 제 1 상부 전극(14)이 강유전체막(11)의 표면이 이방성 에칭 처리시에 손상을 입지 않을 두께로 하기 위해서이다.
마지막으로, 도 2g에 도시하는 바와 같이, 이 강유전체 캐패시터(9)를 갖는 반도체 기판상에 제 2 층간 절연막(5)을 형성한다. 제 2 층간 절연막(5)상에 형성된, 예를 들어 Al막으로 이루어지는 상호-접속선(inter-connection)(19)은, 제 2 층간 절연막(5)의 소정의 영역에 형성된 콘택트 홀을 통해 제 2 상부 전극(17) 및 비트선(6)에 도달한다. 최종 패시베이션막으로서 실리콘 질화막(20)을 형성하고, 강유전체 불휘발성 반도체 장치의 구성을 완성한다.
도 3은 본 발명의 바람직한 실시예에서 강유전체 불휘발성 반도체 기억 장치에 사용된 강유전체 캐패시터의 히스테리시스 특성(곡선 a) 및 종래의 강유전체 불휘발성 반도체 기억 장치에 사용된 강유전체 캐패시터의 히스테리시스 특성(곡선 b)을 비교하는 도면이다.
도 3에서 이용된 데이터 측정 방법은, 예를 들어 소여 타워 회로법(Sawyer-Tower circuit method)으로, 강유전체 캐패시터의 상부 및 하부 전극 사이에 적절한 전계의 펄스를 인가함으로써, 축적 전하량 대 인가 전계의 히스테리시스 특성을 평가할 수 있다.
도 3은 강유전체 캐패시터에 대한 인가 전계가 150kV/cm ∼ -150kV/cm 범위인 경우의 측정 결과를 나타낸다. 도 3으로부터 명백한 바와 같이, 종래의 강유전체 캐패시터를 이용하는 강유전체 불휘발성 반도체 기억 장치에 대해서, 인가 전계가 0kV/cm인 경우, 축적 전하량의 차는 11μC/cm2이다. 본 발명의 바람직한 실시예에서 강유전체 캐패시터를 이용하는 강유전체 불휘발성 반도체 기억 장치에 대해서, 축적 전하량의 차가 22μC/cm2으로 대폭 향상하였다. 따라서, 본 발명의 바람직한 실시예에 있어서의 강유전체 캐패시터의 히스테리시스 특성은, 종래의 강유전체 캐패시터의 히스테리시스 특성에 비교해서, 축적 전하량이 보다 크고, 본 발명의 바람직한 실시예의 기억 특성이 보다 우수한 것을 알 수 있다.
도 4는 강유전체 캐패시터의 전류-전압 특성을 비교하는 도면이다. 도 4는 본 발명의 바람직한 실시예의 강유전체 불휘발성 반도체 기억 장치의 전류-전압 특성(곡선 c) 및 종래의 강유전체 불휘발성 반도체 기억 장치의 전류-전압 특성(곡선 d)을 나타낸다.
도 4에 있어서의 데이터는 강유전체 캐패시터의 상부 전극과 하부 전극 사이에 0V∼6V 범위로 전압을 인가하면서 측정하고, 강유전체 캐패시터에 흐르는 전류를 측정하여, 전류-전압 특성을 평가한다.
도 4로부터 명백한 바와 같이, 종래의 강유전체 불휘발성 반도체 기억 장치를 사용한 경우에는, 10-3A/cm2이상의 전류가 강유전체 캐패시터를 통해 흐른다.
본 발명의 바람직한 실시예에 있어서의 강유전체 불휘발성 반도체 기억 장치를 사용한 경우에는, 최대 10-6A/cm2의 전류가 강유전체 캐패시터를 통해 흐른다. 이것은 전압 인가시의 리크 전류가 극히 적고, 강유전체막이 우수한 절연성을 보이고 있는 것을 나타낸다.
바람직한 실시예에 있어서, 강유전체막(11)은 상부 전극(14, 17) 및 하부 전극(10) 사이의 절연막으로서 이용된다. 우수한 절연 특성은 SiO2막 등으로 이루어지는 통상의 절연막을 이용함으로써 얻어질 수도 있다.
바람직한 실시예에 있어서, SrBi2Ta2O9는 강유전체막(11)에 대해서 사용된다. 또한, Ta 대신에 Nb를 치환한 SrBi2Nb2O9를 이용하여도 동일한 효과가 성취되고, 두 재료를 혼합한 것이어도, 상이한 조성비의 Sr, Bi, Ta이 사용될 수도 있다. PZT막과 같은 다른 강유전체 재료가 동일한 효과를 달성하기 위해 이용될 수도 있다.
강유전체막(11)에 대해서는, 비스머스(bismuth)층의 페로브스카이트 구조를 갖는 강유전체막인 것이 바람직하다.
본 바람직한 실시예에 있어서는, 비트선(6)이 강유전체 캐패시터(9)보다도 하층에 형성되는 경우에 대하여 설명하였다. 비트선(6)이 강유전체 캐패시터보다도 상층에 형성되는 구조로 하여도 동일한 효과를 얻을 수 있다.
바람직한 실시예에 있어서, 밀착층, 베리어 메탈 및 Pt의 순으로 도포된 다층막이 하부 전극(10)으로서 이용된다. 적어도 Pt 또는 Pt 및 이리듐 산화물을 포함하는 다층막을 이용하여도 동일한 효과를 얻을 수 있다.
바람직한 실시예에서는 제 1 상부 전극(14) 및 제 2 상부 전극(17)에 대해서 Pt를 이용한다. 적어도 Pt 또는 Pt 및 이리듐 산화물을 포함하는 다층막을 이용하여도 동일한 효과를 얻을 수 있다.
바람직한 실시예에서는 도 1 및 도 2g에 도시한 바와 같이, 제 2 상부 전극(17)과 단일점에서 접속하는 전형적으로 Al막으로 이루어지는 상호-접속선(19)을 예로 들어 설명하였다. 제 2 상부 전극(17)이 복수의 강유전체 캐패시터(9)를 전기적으로 접속하고 있기 때문에, 상호-접속선(19)을 제 2 상부 전극(17)과 단일점에서 접속하는 경우, 상호-접속선(19)을 복수의 강유전체 캐패시터(9)와 접속한다. 그러나, 상호-접속선(19)은 제 2 상부 전극(17)과 복수의 점에서 접속할 수도 있다.
본 발명에 있어서 두께의 범위는 앞서의 바람직한 실시예에 기술된 두께에 한정되는 것은 아니다. 다음과 같은 범위로 하는 것이 바람직하다.
· 하부 전극(10)의 두께 : 50nm∼300nm
· SrBi2Ta2O9로 이루어지는 강유전체막(11)의 두께 : 50nm∼300nm
· Pt로 이루어지는 제 1 상부 전극(14)의 두께 : 20nm∼100nm
· 전형적으로 실리콘 산화물막으로 이루어지는 사이드 월(16S)용 절연막(16)의 두께 : 100nm∼500nm
· 전형적으로 Pt로 이루어지는 제 2 상부 전극(17)의 두께 : 50nm∼300nm
이상 설명한 바와 같이 본 발명에 있어서, 제 1 상부 전극이 강유전체막의 표면을 덮고 있다. 이것은 사이드 월을 형성하기 위해 절연막을 에칭하는 동안에 강유전체막의 표면이 플라즈마에 노출되어 손상을 입는 것을 방지한다.
따라서, 본 발명은 강유전체막의 전기적 특성을 열화시키는 일 없이, 우수한 강유전체 및 절연 특성을 갖는 강유전체 캐패시터를 제공한다. 이것은 고 신뢰성의 강유전체 불휘발성 반도체 기억 장치를 형성할 수 있다.
Claims (10)
- 상부 전극, 절연막 및 하부 전극을 포함하는 용량 요소(capacitance element)를 갖는 반도체 장치에 있어서,상기 반도체 장치는,상기 절연막과 상기 상부 전극 사이에 상기 절연막을 위한 패시베이션막(passivation film)과,적어도 상기 절연막 및 상기 절연막을 위한 상기 패시베이션막의 측면에 형성된 사이드 월(side wall)을 포함하는 반도체 장치.
- 상부 전극 및 하부 전극 사이에 강유전체막으로 이루어지는 절연막을 포함하는 용량 요소를 갖는 반도체 장치에 있어서,상기 반도체 장치는,상기 강유전체막과 상기 상부 전극 사이에 상기 강유전체막을 위한 패시베이션막과,적어도 상기 강유전체막과 상기 강유전체막용 상기 패시베이션막의 측면에 형성된 사이드 월을 포함하는 반도체 장치.
- 제 2 항에 있어서,상기 강유전체막을 위한 상기 패시베이션막은 전도성 물질로 이루어지는 반도체 장치.
- 제 3 항에 있어서,상기 강유전체막을 위한 상기 패시베이션막은 상기 상부 전극과 동일한 물질로 이루어지는 반도체 장치.
- 제 4 항에 있어서,상기 상부 전극은 Pt 또는 Pt 및 이리듐 산화물을 포함하는 다층막인 반도체 장치.
- 제 2 항에 있어서,상기 강유전체막은 비스머스(bismuth)층의 페로브스카이트 구조를 갖는 반도체 장치.
- 반도체 장치 제조 방법에 있어서,하부 전극, 강유전체막 및 소정의 형상으로 상기 강유전체막을 위한 패시베이션막을 형성하는 단계와,적어도 상기 강유전체막 및 상기 강유전체막을 위한 상기 패시베이션막의 측면을 이방성 에칭(anisotropic etching)함으로써 사이드 월을 형성하는 단계와,상기 사이드 월 및 상기 강유전체막을 위한 패시베이션막상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 7 항에 있어서,상기 하부 전극, 강유전체막 및 소정의 형상으로 상기 강유전체막을 위한 패시베이션막을 형성하는 단계는,상기 하부 전극을 형성하는 단계와,상기 강유전체막 및 상기 강유전체막을 위한 패시베이션막을 상기 하부 전극상에 순서대로 도포하는 단계와,상기 하부 전극, 상기 강유전체막 및 상기 강유전체막을 위한 상기 패시베이션막을 실질적으로 동일한 형상으로 패터닝하는 단계를 포함하는 반도체 장치 제조 방법.
- 반도체 장치 제조 방법에 있어서,반도체 집적 회로를 갖고 제조된 기판상에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막의 소정의 영역에 형성된 콘택트 홀에, 상기 반도체 집적 회로의 소스 영역 또는 드레인 영역과 접속하는 플러그(plug)를 형성하는 단계와,상기 플러그에 접속하는 하부 전극을 형성하는 단계와,강유전체막 및 상기 강유전체막을 위한 패시베이션막을 상기 하부 전극상에 소정의 형상으로 형성하는 단계와,상기 강유전체막 및 상기 강유전체막을 위한 상기 패시베이션막의 측면에 이방성 에칭함으로써 사이드 월을 형성하는 단계와,상기 사이드 월 및 상기 강유전체막을 위한 상기 패시베이션막상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 제 9 항에 있어서,상기 강유전체막 및 상기 강유전체막을 위한 상기 패시베이션막의 측면에 이방성 에칭함으로써 사이드 월을 형성하는 상기 단계후, 상기 단계는 상기 사이드 월 및 상기 강유전체막을 위한 상기 패시베이션막상에 상부 전극을 형성하기 전에 상기 강유전체막을 위한 상기 패시베이션막의 표면상의 에칭 잔류물을 제거하는 단계를 더 포함하는 반도체 장치 제조 방법.
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