KR19990037319A - 유전체 박막의 특성 열화가 적은 반도체 메모리 소자 - Google Patents

유전체 박막의 특성 열화가 적은 반도체 메모리 소자 Download PDF

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Abstract

본 발명은 유전성 박막의 특성 열화가 매우 적고 높은 안정성을 가지는 반도체 메모리 소자를 제공한다. Pt 상부 전극(12)상에 TaSiN 배리어 금속층(13)을 형성한다. 이 TaSiN 배리어 금속층(13)은 도전성 및 수소 가스 차단성을 가지고 또 산화물 강유전체 박막(SBT 박막)(11)을 결정화시키기 위한 소성 도중에도 결정화되지 않고 고온 영역에서 안정한 비정질 구조를 가진다. 이후, 제2층간 절연막(15)의 형성 도중에 발생하는 수소 가스가 산화물 강유전체 박막(11)으로 침입하는 것이 확실하게 차단되어, 수소 가스에 의한 산화물 강유전체 박막(11)의 특성 열화가 방지된다.

Description

유전체 박막의 특성 열화가 적은 반도체 메모리 소자
본 발명은 고유전체 박막 또는 강유전체 박막을 이용한 반도체 메모리 소자에 관한 것이다.
최근, DRAM(동적 램)과 같은 반도체 메모리 소자는 고밀도화 및 고집적화와 함께 저장 용량이 증가하면서, 실리콘 산화막에 비해 높은 유전율을 가진 고유전체 박막 재료를 이용한 반도체 메모리가 연구되고 있다. 고유전체 재료 중에서, STO(SrTiO3; 티탄산 스트론튬), BST((Ba, Sr)TiO3; 티탄산 바륨-스트론튬), 탄탈산화막(Ta2O5) 등이 있으며, 이들은 고집적 DRAM 등에 응용에 대해 검토되고 있다.
한편, 집전성, 압전성, 전기광학 효과와 같은 다수의 기능을 가진 강유전체 재료는 적외선 센서, 압전 필터, 광변조 소자 등을 포함하는 광범위한 소자 개발에 응용되고 있다. 이들 외에, 자발 분극의 독특한 전기 특성을 이용한 비휘발성 메모리 소자(강유전체 메모리 소자)는 이들의 고속 기입/독출 동작, 저전압 동작 및 다른 특징에 의해 종래의 비휘발성 메모리로부터 SRAM(정적 램)과 DRAM에 이르는 대부분의 메모리를 치환할 수 있는 이들의 잠재성에 대해 현재 많은 연구가 진행되고 있다.
강유전체 재료의 주류는 PZT(Pb(Zr, Ti)O3; 지르콘-티탄산 납)으로 분류되는 페로브스키트형 산화물에 속하는 것이다. 그러나, 최근 SrBi2Ta2O9와 같은 비스무스 층상 구조의 화합물 재료가 분극 반전의 반복에 대한 이들의 내성에 대해 주목을 받고 있고, 강유전체 메모리 소자로 실용화가 검토되고 있다.
일반적으로, 커패시터 절연층으로서 상술한 산화물 박막 재료를 사용하는 반도체 메모리 소자에서, 상부 전극 형성 후, 반도체 메모리 소자 간의 전기적 절연을 주목적으로 하는 BPSG(boro-phospho silicate glass)의 층간 절연막으로 피복된다. 불행하게도, 이 경우에서 반응성 부생성물로서 생성된 수소 가스가 산화물 박막 계면에서 환원 작용을 하기 때문에 상부 전극과 산화물 박막 간의 밀착성을 저하시키며, 이것은 상부 전극과 산화물 박막 간에 박리가 생기는 문제가 된다. 상기 수소 가스의 영향하에서 커패시터의 유전율이 저하되거나, 또는 강유전체 박막의 경우에서 특성 열화가 발생하는 다른 문제가 있다. 그러나, 상술한 산화물 박막 재료를 커패시터 절연막으로 채용하는 반도체 메모리 소자를 사용한 디바이스를 실용화하는 데 큰 장애가 있다.
또한, MOS(금속산화막 반도체) 트랜지스터를 스위칭 소자로서 사용하는 반도체 메모리 소자에서, 제조 공정 도중에 발생하는 실리콘 단결정 기판 내 격자 결함이 MOS 트랜지스터의 특성을 열화시킨다. 이것은 최종 공정의 수소-혼합 질소 가스(형성 가스) 중에서 열처리에 의한 MOS 특성 회복이 필요하다. 그러나, 상기 공정에서 수소 농도는 상술한 층간 절연막 형성 도중에 발생하는 수소에 비해 고농도이므로, 커패시터에 대한 매우 큰 영향을 가진다.
상술한 문제를 해결하기 위해, 다음과 같이 제안하고 있다. 먼저, 일본 특허 공개 평성 7-111318호에 기재된 강유전체 메모리에서, 보호막으로 제공되는 Al, Si 또는 Ti 질화물 박막으로 커패시터 상부를 피복한다. 그러나, 강유전체로서 SrBi2Ta2O9을 사용하면, 상기 보호막은 SrBi2Ta2O9의 결정화를 위한 소성 온도에서 결정화한다. 이후, 결정화한 보호막은 불리하게도 결정 입계(grain boundary)가 경로(path)로서 제공되기 때문에 충분한 수소 가스 차단성을 얻는 것이 어렵다. 이것은 TiN막과 같은 결정 보호막의 사용할 때에도 역시 마찬가지로 발생한다.
또한, 일본 특허 공개 평성 7-273297호에 기재된 강유전체 메모리에서, 강유전체 박막의 내부에 흡착한 수분 함량과 반응하는 금속산화물 층은 제1보호막으로 사용되고, 층간 절연막을 형성하는 공정에서 발생하는 수소 가스와 반응하는 강유전체층은 제2보호막으로서 사용된다. 그러나, 제1보호막인 금속산화물과 같은 절연체가 커패시터 상부 보호막으로서 사용되면, 상부 전극에 대한 취출홀(takeout hole)로서 개구가 필요하므로, 보호막으로서 충분한 효과를 기대할 수 없다. 또한, 도전성의 결여때문에 임의의 구조적인 장치가 필요하고, 성막 또는 가공 장치가 복잡하게 되는 문제가 있다.
또한, 상기 제2보호막과 같이, 보호막 자신이 강유전성을 가지고, 상기 보호막이 수 종의 전극과 금속 배선 사이에 위치하는 구조를 가지는 메모리 소자의 경우, 메모리 소자의 동작에 지장을 줄 수 있다. 따라서, 보호막을 비정질화 또는 부분 비정질화함으로써, 강유전성의 발현을 억제할 필요가 있지만, 이때 제조 공정이 복잡하게 되는 또다른 문제가 있다.
어떠한 경우에도, 상부 전극을 형성하는 재료로서 상술한 보호막은 문제점이 있다.
Ta2O5과 같은 산화물 고유전체가 DRAM 등에 대한 커패시터 절연막으로서 사용되면, TiN 막은 상부 전극으로서 통상 사용된다. 이 경우, 층간 절연막 형성 후 어닐링 도중에 커패시터 절연막의 산소가 상부 전극으로 빠져나가 누설 전류가 증대하는 문제가 있다.
본 발명의 목적은 유전성 박막의 유전율, 잔류 유전체 분극치, 누설 전류 밀도, 절연 내압 등과 같은 특성의 열화가 매우 작고, 안정성이 높은 반도체 메모리 소자를 제공하는 것이다.
도1은 본 발명에 따른 반도체 메모리 소자의 일례로서 강유전체 메모리 소자의 단면도이다.
도(2a), (2b), (2c) 및 (2d)는 도1에 도시한 강유전체 메모리 소자의 형성 절차를 도시한 도면이다.
도3은 도1에 도시한 강유전체 메모리 소자에서 외부 전계-분극 히스테리시스 루프를 도시한 도면이다.
도4는 선행 기술에 따른 강유전체 메모리 소자의 단면도이다.
도(5a), (5b), (5c) 및 (5d)는 도4에 도시한 선행 기술의 강유전체 메모리 소자의 형성 절차를 도시한 도면이다.
도6은 도4에 도시한 종래의 강유전체 메모리 소자에서 외부 전계-분극 히스테리시스 루프를 도시한 도면이다.
도7은 본 발명의 반도체 메모리 소자의 일례로서 고유전체 메모리 소자의 단면도이다.
도(8a), (8b), (8c) 및 (8d)는 도7에 도시한 고유전체 메모리 소자를 모델화한 누설 전류 특성 평가용 소자의 형성 절차를 도시한 도면이다.
도(9a), (9b), (9c) 및 (9d)는 선행 기술의 고유전체 메모리 소자를 모델화한 누설 전류 특성 평가용 소자의 형성 절차를 도시한 도면이다.
상기 목적을 달성하기 위해, 본 발명은,
하부 전극, 산화물 고유전체 박막 또는 산화물 강유전체 박막 및 상부 전극을 포함하는 커패시터; 및
상기 커패시터 상부 전극을 피복하고 또 도전성 및 수소 가스 차단성을 가지는 배리어 층을 포함하는 반도체 메모리 소자를 제공하는 것이다.
상기 구성에 의하면, 배리어 층을 형성한 후, 층간 절연막의 형성 및 MOS 특성 회복이 실행되고, 이때 상기 공정에서 발생 또는 사용된 수소 가스가 산화물 고유전체 박막 또는 산화막 강유전체 박막측에 침입한다. 그러나, 이 수소 가스는 상기 배리어 층에 의해 차단된다. 따라서, 산화물 유전체 박막 계면에 대한 상기 수소 가스의 환원 작용이 방지되고, 또 상기 상부 전극 및 산화물 유전체 박막 간의 탈리 뿐만 아니라 산화물 유전체 박막을 포함하는 커패시터의 특성 열화가 회피된다.
또한, 상기 배리어 층은 도전성을 가지기 때문에, 전극 취출구를 설치할 필요가 없다. 따라서, 상기 산화물 유전체 박막을 충분하게 보호하면서 리이드-아웃(lead-out) 배선과의 양호한 접촉이 달성될 수 있다.
일 실시형태에 있어서, 상기 배리어 층은 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 결정화하기 위한 소성 온도에서 결정화되지 않는 비정질 구조를 가진다.
상기 구성에 의하면, 상기 배리어 층은 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 결정화시키기 위한 소성 온도에서 결정화되는 것 없이, 비정질 상태를 유지한다. 따라서, 결정 입계의 경로가 형성되지 않기 때문에 배리어 층은 수소 가스 차단 효과를 발휘한다.
또한, 일 실시형태에 있어서, 상기 커패시터에 접속된 MOS 트랜지스터를 포함한다.
상기 구성에 의하면, MOS 트랜지스터의 특성 회복에 사용된 형성 가스 중의 수소 가스가 배리어 층에 의해 산화물 고유전체 또는 산화물 강유전체에 침입하는 것을 방지할 수 있다.
일 실시형태에 있어서, 상기 배리어 층은 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나를 실리콘과 조합한 질화물 박막, 또는 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나의 조합물과 실리콘을 조합한 질화물 박막이다.
일 실시형태에 있어서, 상기 배리어 층은 MxSi1-xNy로서 표기된 재료로 형성되며, 식 중에서 M은 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 또는 텅스텐이고, Si는 실리콘이고, 또 질소는 N이고, 또 x는 0.75 ≤ x ≤ 0.95를 만족하고 또 y는 0 < y ≤ 1.3를 만족함.
상기 구성에 의하면, 양호한 도전성 및 수소-가스 차단성을 가지고 또 고온영역에서 안정한 비정질 구조를 가지는 배리어 층을 얻을 수 있다.
본 발명은 하부 전극 및 그 하부 전극상에 적층된 산화물 고유전체 박막 또는 산화물 강유전체 박막, 및 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막상에 적층되어 도전성 및 산소 가스 차단성을 가지는 상부 전극을 포함하는 커패시터를 구비하는 반도체 메모리 소자를 제공한다.
상기 구성에 의하면, 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 형성한 후, 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 안정화시키기 위해 소성을 실시한다. 이 경우, 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막상에 형성된 상부 전극의 산소 가스 차단성에 의해, 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막으로부터 산소 가스가 빠져나오는 것이 방지된다. 따라서, 산소 가스의 탈출에 의한 산화물 고유전체 박막 또는 산화물 강유전체 박막의 누설 전류 특성의 열화가 회피된다.
일 실시형태에 있어서, 상기 상부 전극은 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 결정화시키기 위한 소성 온도에서 결정화되지 않는 비정질 구조를 가진다.
상기 상부 전극은 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막의 소성 온도에서 결정화되지 않고 비정질 상태를 유지하기 때문에, 결정 입계의 경로가 생성되지 않아 산소 가스가 빠져나오는 것을 효과적으로 방지할 수 있다.
다른 일 실시형태는 상기 커패시터에 접속된 MOS 트랜지스터를 포함한다.
상기 구성에 의하면, MOS 트랜지스터의 특성 회복 도중에, 산화물 고유전체 박막 또는 산화물 강유전체 박막으로부터 산소 가스의 탈출이 상부 전극에 의해 방지할 수 있다.
일 실시형태에 있어서, 상기 상부 전극은 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나를 실리콘과 조합한 질화물 박막, 또는 지르코늄, 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나의 조합물과 실리콘을 조합한 질화물 박막이다.
일 실시형태에 있어서, 상기 배리어 층은 MxSi1-xNy로서 표기된 재료로 형성되며, 식 중에서 M은 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 또는 텅스텐이고, Si는 실리콘이고, 또 질소는 N이고, 또 x는 0.75 ≤ x ≤ 0.95를 만족하고 또 y는 0 < y ≤ 1.3를 만족한다.
상기 구성에 의하면, 양호한 도전성 및 수소-가스 차단성을 가지고 또 고온영역에서 안정한 비정질 구조를 가지는 상부 전극이 형성된다.
이하, 본 발명은 수반된 도면으로 예시한 실시형태에 의해 상세히 기술된다.
제1실시형태
본 실시형태에서, 하부전극, 산화물 강유전체 층 상부 전극을 포함하는 커패시터의 상부에 도전성 및 수소 가스 차단성을 가지고 또 고온 영역에서 안정한 비정질 구조를 가지는 배리어 금속층을 형성한다.
도1은 본 실시형태의 강유전체 메모리 소자의 단면도이다. 이 강유전체 메모리 소자는 다음과 같은 구성을 가지고 있다.
제1도전형 실리콘 기판(1)상에 게이트 산화막(2), 소스 영역으로서 제2도전형 불순물 확산 영역(3) 및 드레인 영역으로서 제2도전형 불순물 확산 영역(4)을 가지는 MOS 트랜지스터(100)(CMOS(상보형 MOS) 트랜지스터를 구성하는 하나의 MOS 트랜지스터; 다른 MOS 트랜지스터는 도시안됨)가 형성되고, 제1층간 절연막(5)으로 피복되어 있다. (6)은 소자간 분리 산화막이고, (7)은 폴리실리콘 워드선(word line)이다. 이후, 제1층간 절연막(5)에는 CMOS 트랜지스터와 커패시터부(200)를 상호 접속하기 위해 접촉 플러그(8)가 형성되어 있다.
상기 제1층간 절연막(5)상에 접촉 플러그(8)가 구비된 위치에서, 순차적으로 Ti층(19), TiN 배리어 금속층(9), Pt 하부 전극(10), 산화물 강유전체 박막(11), Pt 상부 전극(12) 및 TaSiN 배리어 금속층(13)이 형성되어, 커패시터부(200)를 형성한다. 또한, Ta2O5배리어 절연막(14) 및 제2층간 절연막(15)으로 피복되고, 또 TaSiN 배리어 금속층(13)상에서 Ta2O5배리어 절연막(14) 및 제2층간 절연막(15)이 개구되어, Al 플레이트선(16)을 형성한다.
게다가, 전체가 제3층간 절연막(17)으로 피복되어 있다. 이후, 제3층간 절연막(17)에서 소스 영역(3)상에 접촉 홀이 형성되어 있고, 소스 영역(3)과 접촉시키기 위해 Al 비트선(18)이 형성되어 있다.
상기 배열에서, TaSiN 배리어 금속층(13)은 도전성 및 수소 가스 차단성을 가지고, 또 고온 영역에서 안정한 비정질 구조를 가진다. 따라서, 제2층간 절연막(15) 형성 도중에 발생하는 수소 가스는 산화물 강유전체 박막(11) 측으로의 침입으로부터 차단된다. 따라서, 상기 수소 가스에 의한 산화물 강유전체 박막(11)의 계면 환원 및 특성 열화가 방지된다. 또한, 상기 도전성에 의해 상부 전극 취출구의 개구가 불필요하고, 또 산화물 강유전체 박막(11)을 보호하면서 이후에 형성된 Al 플레이트선(16)과 양호한 접촉이 달성될 수 있다.
상술한 구성을 가지는 강유전체 메모리 소자를 다음과 같은 절차에 의해 형성한다.
먼저, 도(2a)에 도시한 바와 같이, 제1도전형 실리콘 기판(1)상에 소자 분리를 위한 소자간 분리 산화막(6)을 형성한다. 이후, 통상적인 MOSFET(MOS 전계 효과 트랜지스터) 형성 방법에 의해, 게이트 산화막(2), 소스 영역(3), 드레인 영역(4) 및 폴리실리콘 워드선(7)을 포함하는 MOSFET(100)을 형성한다. 이후, MOSFET(100)을 BPSG를 포함하는 제1층간 절연막(5)로 피복한 후, 상기 커패시터부(200)가 드레인 영역(4)와 접촉하는 부분에만 포토리토그래피법 및 건조 에칭법을 사용하여 접촉 홀을 천공하고, 또 불순물-확산된 폴리실리콘을 매립하여 접촉 플러그(8)를 형성한다. 이후, CMP(화학 기계적 연마)법에 의해 제1층간 절연막(5) 및 접촉 플러그(8)의 표면을 평탄화한다.
다음, 도(2b)에 도시한 바와 같이, 스퍼터링법에 의해 순차적으로 막 두께 3000Å의 Ti층(19) 및 막두께 2000Å의 TiN 배리어 금속층(9)을 퇴적한 다음, 스퍼터링법에 의해 Pt 박막을 막두께 1000Å으로 퇴적하여 Pt 하부전극(10)을 형성한다. 이후, 이 Pt 하부 전극(10)상에 산화물 강유전체 박막(11)으로서 SrBi2Ta2O9박막(이하, SBT 박막으로 약칭)을 막두께 2000Å으로 퇴적한다. 또한, 상기 SBT 박막(11)은 Bi가 약간 과량인 Sr:Bi:Ta = 1:2.2:2을 가지도록 제조된 전구체 용액을 3회로 나누어 스핀 도포하고 건조한 다음, 그 생성물을 소성하여 형성한다. 스퍼터링법에 의해 Pt 막을 두께 1000Å으로 퇴적하여 Pt 상부 전극(12)으로 형성하고, 그 위에 TaSiN 배리어 금속층(13)을 1000Å의 막두께로 퇴적한다. Ti층(19)은 접촉 플러그(8)와의 접촉 저항의 감소 및 Pt 하부 전극(10)과의 밀착성을 향상하기 위한 층이다.
상기 TaSiN 배리어 금속층(13)의 퇴적을 위해 반응성 스퍼터링법을 사용한다. 이 반응성 스퍼터링은 Ar 및 N2의 혼합 가스를 사용한 RF(고주파) 스퍼터링 장치로 실시한다. 이 RF 스퍼터링 장치는 Ta 및 Si를 타겟으로 하고, 또 각 타겟에 공급되는 공급 전력과 N2가스 유량비를 변화시킴으로써 Ta/Si/N의 조성비를 변화시킬 수 있다. 본 실시형태에서, Ta 타겟으로 공급되는 공급 전력을 300 W로 설정하는 한편, Si 타겟으로 공급되는 공급 전력을 400 W로 설정하고, 또 혼합 가스 중의 N2가스 유량비를 10%로 하고, 또 막-퇴적 압력을 4.0 밀리토르로 하였다. 이후, 상기 조건하에서 퇴적한 TaSiN 박막의 조성은 Ta0.80Si0.20N0.59이고, RBS(러더퍼드 후방산란 분광기)를 사용한 측정법에 의해 확인하였다.
이후, 포토리토그래피법과 건조 에칭법을 사용하여 Pt 상부 전극(12) 및 TaSiN 배리어 금속층(13)을 크기 1.7 ㎛ 각의 크기로 가공한 다음, SBT 박막(산화막 강유전체 박막)(11)의 결정화를 위해 소성하였다. 또한, SBT 박막(11), Pt 하부 전극(10), TiN 배리어 금속층(9) 및 Ti층(19)을 포토리토그래피법 및 건조 에칭법을 사용하여 크기 2.0 ㎛ 각의 크기로 가공하여 도(2b)에 도시한 바와 같은 형상으로 층을 형성한다. 건조 에칭법에 대해서 ECR(전자 사이클로트론 공명) 에칭 장치를 사용한다.
상기 SBT 박막(11) 결정화를 위한 소성 도중에 TaSiN 배리어 금속층(13)은 결코 결정화하지 않지만, 고온 영역에서 안정한 비정질 구조를 유지한다. 따라서, 결정 입계는 수소 가스를 충분히 차단하지 못하는 경로를 만드는 일은 결코 발생하지 않는데, 이것은 결정화가 수반될 때 발생한다. TaSiN 만을 퇴적할 때, 동일한 조건하에서 소성한 시료의 X선 회절 측정 결과는 비정질인 것으로 확인되었다.
다음, 도(2c)에 도시한 바와 같이, 스퍼터링법에 의해 막두께 300Å의 Ta2O5배리어 절연막(14)을 퇴적하고, 이어 CVD(화학적 기상 성장)법에 의해 막두께 2000Å의 오존 TEOS(테트라에톡시실란:Si(OC2H5)4) 막을 형성시켜 제2층간 절연막(15)을 형성한다. 이후, Ta2O5배리어 절연막(14) 및 제2층간 절연막(15)에서 SBT 박막(11)상의 영역에서, 포토리토그래피법 및 건조 에칭법에 의해 1.2 ㎛ 각의 크기의 접촉홀을 형성한다.
이 공정에서, 상술한 바와 같이, 제2층간 절연(오존 TEOS)막(15)의 형성 도중에 반응성 부생성물로서 수소 가스가 발생한다. 그러나, 본 실시형태에서 Pt 상부 전극(12)상에 수소 가스 차단성을 가지고, 또 고온 영역에서 안정한 비정질 구조를 가지는 TaSiN 배리어 금속층(13)이 형성되기 때문에, 산화물 강유전체 박막(11) 측으로 침입하는 수소 가스는 확실하게 차단된다.
다음, 도(2d)에 도시한 바와 같이, 막두께 4000Å인 Al 전극을 형성하고, 포토리토그래피법 및 건조 에칭법에 의해 가공하여 Al 플레이트선(16)으로 형성한다. 이후, 질소 상압 분위기하 400℃에서 30분 동안 열처리하여 전극 계면을 안정화시킨다.
다음, 플라즈마 CVD법을 사용하여 막두께 5000Å인 플라즈마 TEOS 막을 형성하여 도1의 제3층간 절연막(17)을 형성한다. 이후, 포토리토그래피법 및 건조 에칭법에 의해 소스 영역(3)과 접촉홀을 형성하고, 또 공지의 Al 배선 기술을 사용하여 소스 영역(3)과 접촉을 하기 위한 Al 비트선(18)을 형성한다. 도1에 도시한 강유전체 메모리 소자가 형성된다.
이후, 상세하게 기재하였지만, 상기 강유전체 메모리 소자의 제조 공정 도중에 실리콘 단결정 기판 내에 발생하는 격자 흠결에 의한 MOS 트랜지스터(100)의 특성 열화를 회복하기 위해, 수소가 혼합된 질소 가스(형성 가스) 중에서 열처리를 실시한다. 이 경우에 사용된 형성 가스의 수소 농도는 제2층간 절연막(15)의 형성도중에 발생하는 수소에 비해 고농도이지만, Pt 상부 전극(12)상에 형성된 TaSiN 배리어 금속층(13)에 의해 형성 가스에 있는 수소 가스의 산화물 강유전체 박막(11)측으로의 침입이 차단된다.
상기 방식으로 형성된 강유전체 메모리 소자의 강유전체 특성을 소야(Soya) 타워 브릿지 회로를 사용하여 측정하였다. 도3은 인가 전압 3V를 가지는 외부 전계-분극 히스테리시스 루프를 나타낸다. 도3으로부터, 잔류 분극 Pr은 8.5 μC/cm2이었고, 항전계 Ec는 40 kV/cm 이었고, 따라서 강유전체 커패시터로서 충분한 강유전 특성을 가지고 있다는 것이 확인되었다. 또한, 상기 강유전체 메모리 소자의 누설 전류 밀도를 전류-전압 측정 방법에 의해 측정하였다. 그 결과, 인가 전압 3V 에서 누설 전류는 5 × 10-8A/cm2이었고, 인가 전압 10 V에서도 절연 파괴가 일어나지 않다는 사실로부터, 강유전체 메모리 소자가 강유전체 커패시터로서 충분한 누설 전류 특성을 가진다는 것이 확인되었다.
다음, 본 실시형태의 강유전체 메모리 소자와 선행 기술의 강유전체 메모리 소자(이하, 비교 샘플이라 함)의 비교 결과를 기재한다. 도4는 상기 비교 샘플의 단면도이다.
제1도전형 실리콘 기판(21), 게이트 산화막(22), 소스 영역(제2도전형 불순물 확산 영역)(23), 드레인 영역(제2도전형 불순물 확산영역)(24), 제1층간 절연막(25), 소자간 분리 산화막(26), 폴리실리콘 워드선(27), 접촉 플러그(28), Ti층(38), Ti층(38), TiN 배리어 금속층(29), Pt 하부 전극(30), 산화물 강유전체 박막(31), Pt 상부 전극(32), Ta2O5배리어 절연막(33), 제2층간 절연막(34), 제3층간 절연막(39) 및 Al 비트선(40)은 도1에 도시한 강유전체 메모리 소자에서 제1도전형 실리콘 기판(1), 게이트 산화막(2), 소스 영역(제2도전형 불순물 확산 영역)(3), 드레인 영역(제2도전형 불순물 확산 영역)(4), 제1층간 절연막(5), 소자간 분리 산화막(6), 폴리실리콘 워드선(7), 접촉 플러그(8), Ti층(19), TiN 배리어 금속층(9), Pt 하부 전극(10), 산화물 강유전체 박막(11), Pt 상부 전극(12), Ta2O5배리어 절연막(14), 제2층간 절연막(15), 제3층간 절연막(17) 및 Al 비트선(18)과 동일한 구성을 가진다.
게다가, 본 비교 샘플에서, Pt 상부 전극(32) 상에 형성된 상기 Ta2O5배리어 절연막(33) 및 제2층간 절연막(34)이 개구되고, 이곳에 Ti 밀착층(35), TiN 배리어 금속층(36) 및 Al 플레이트선(37)이 형성된다. 상기 TiN 배리어 금속층(36)은 수소 가스 차단층이다. 또한, Ti 밀착층(35)은 제2층간 절연막(34)과 TiN 배리어 금속층(36)간의 접촉을 위한 밀착층이다.
상기 비교 샘플은 다음과 같은 절차에 의해 형성된다.
즉, 본 실시형태에서 강유전체 메모리 소자에 대한 동일한 절차에 의해 도(5a) 및 도(5b)에 도시된 바와 같이, 제1도전형 실리콘 기판(21)상에 게이트 산화막(22), 소스 영역(23), 드레인 영역(24), 제1층간 절연막(25), 소자간 분리 산화막(26), 폴리실리콘 워드선(27), 접촉 플러그(28), TiN 배리어 금속층(29), Pt 하부 전극(30), 산화물 강유전체 박막(SBT 박막)(31) 및 Pt 상부 전극(32)이 형성된다. 이후, Pt 상부 전극(32)이 크기 1.7 ㎛ 각의 크기로 가공되고, SBT 박막(31)이 소성되고, 또 SBT 박막(31), Pt 하부 전극(30), TiN 배리어 금속층(29) 및 Ti층(38)이 크기 2.0 ㎛ 각의 크기로 가공된다.
다음, 상기에 이어서, 본 실시형태의 강유전체 메모리 소자와 동일한 절차에 의해 도(5c)에 도시한 바와 같이, Ta2O5배리어 절연막(33) 및 제2층간 절연막(34)이 형성되고, 또 SBT 박막(31)상의 영역에 1.2 ㎛ 각의 크기의 접촉홀이 형성된다.
다음, 도(5d)에 도시한 바와 같이, Ti를 막두께 100 Å으로 퇴적하여 Ti 밀착층(35)을 형성한다. 또한, TiN을 막두께 500 Å으로 퇴적하여 TiN 배리어 금속층(36)을 형성한다. 이 후, 막두께 4000 Å으로 Al 전극을 형성하고, 또 이것을 포토리토그래피법 및 건조 에칭법에 의해 가공하여 Al 플레이트선(37)을 형성한다. 상기 공정 후, 질소 상압 분위기하 400℃에서 30분 동안 열처리하여 전극 계면을 안정화시킨다.
다음, 이들에 이어서, 본 실시형태에서 강유전체 메모리 소자와 동일한 형성 절차에 의해 제3층간 절연막(39) 및 Al 비트선(40)을 형성하고, 도4에 도시한 비교 샘플을 형성한다.
상기 방식으로 형성된 비교 샘플의 강유전 특성을 소야 타워 브릿지 회로를 사용하여 측정하였다. 도6은 인가 전압 3V를 가지는 외부 전계-분극 히스테리시스 루프를 도시한다. 도면으로부터, 잔류 분극 Pr은 5.0 μC/cm2이었고, 항전계 Ec는 60 kV/cm 이었고, 이때 도3에 도시한 본 실시형태에서 강유전체 메모리 소자의 히스테리시스 루브와 비교하여, 잔류 분극 Pr은 감소하였지만, 항전계 Ec은 크게 되어 히스테리시스 루프가 평활하였다.
상기 외부 전계-분극 히스테리시스 루프가 평활하다는 사실은 보유 정보가 어떠한 경우에 "0" 또는 "1" 인지를 용이하게 또는 정확하게 판정할 수 없다는 것을 의미한다. 이러한 이유는 상기 비교 샘플의 수소 가스 차단층이 주상 결정인 TiN 배리어 금속층(36)으로 구성되기 때문에, 입계 등이 충분한 수소 가스 차단 효과를 얻을 수 없는 경로를 만들어 SBT 박막(산화물 강유전체 박막)(11)의 분압 특성의 열화를 일으키게 한다.
또한, 상기 비교 샘플의 누설 전류 밀도를 전류-전압 측정 방법에 의해 측정하였다. 그 결과, 인가 전압 3V에서 누설 전류는 3 × 10-5A/cm2이었고, 이때 인가 전압 3V 부근에서 절연 파괴가 발생하여 커패시터로의 적용에 필요한 특성이 손상되는 것을 확인하였다. 이것은 TiN 배리어 금속층(36)에 의해 충분한 수소 가스 차단 효과를 얻을 수 없고, 강유전체 커패시터의 누설 전류 특성도 열화된다는 것을 의미한다.
이와는 반대로, 본 실시형태의 강유전체 메모리 소자에서, 수소 가스 차단층을 도전성 및 수소 가스 차단성을 가지는 TaSiN 배리어 금속층(13)으로 구성한다. 이후, 이 TaSiN 배리어 금속층(13)은 SBT 박막(11) 결정화를 위한 소성 도중에도 결정화없이 고온 영역에서 안정한 비정질 구조를 유지한다. 따라서, 제2층간 절연막(15)의 형성 도중에 발생하는 수소 가스는 확실하게 차단될 수 있다. 게다가, TaSiN 배리어 금속층(13)은 도전성을 가지고 있기 때문에, 전극 취출구의 개구가 불필요하므로 STB 박막(11)을 충분히 보호하면서 Al 플레이트선(16)과 양호한 접촉을 얻을 수 있다.
즉, 본 실시형태에 따르면, 상기 제2층간 절연막(15)의 형성 도중에 발생하는 수소 가스에 의해 STB 박막(11)의 특성 열화를 방지할 수 있다. 그 결과, 급격한 외부 전계-분극 히스테리시스 루프를 유지할 수 있으므로 보유 정보가 "0" 또는 "1"의 여부를 용이하고 또 정확하게 판정할 수 있는 양호한 메모리 소자를 얻을 수 있다.
또한, 상기 실시형태에서 TaSiN 배리어 금속층(13)의 형성에 대해 스퍼터링법을 사용하였지만, CVD법과 같은 다른 방법을 어떠한 제한없이 사용할 수 있다. 또한, 상기 실시형태에서, 수소 가스의 배리어 금속층으로서 TaSiN 배리어 금속층(13)을 사용하지만, 본 발명은 이것으로 한정되지 않는다. 예컨대, Zr, Nb, Mo, Hf, Ta 및 W 중 어느 하나와 Si과 조합한 질화물, 또는 Zr, Nb, Mo, Hf, Ta 및 W중 어느 하나의 조합물과 Si을 조합한 질화물도 수소 가스의 확산 투과를 방지할 수 있고, TaSiN 과 동일한 효과를 기대할 수 있다.
또한, 상기 실시형태는 상기 TaSiN 배리어 금속층(13)이 Ta0.80Si0.20N0.59인 조성을 가지는 경우에 대해 기재되어 있다. 수소 가스 배리어 금속을 MxSi1-xNy로 표시한 경우에서 x, y 값을 변화시켜 시험을 한 결과, 0.75 ≤ x ≤0.95 및 0 < y ≤ 1.3인 경우에만, 수소 가스 차단 효과가 얻어진다는 것이 확인되었다. 식중에서, M은 Zr, Nb, Mo, Hf, Ta 및 W 중 어느 하나임.
게다가, 상기 실시형태에서, 상기 산화물 강유전체 박막 재료로서 SBT 박막을 사용한다. 그러나, 이에 한정되지 않고, 본 발명은 PZT(Pb(Zr,Ti)O3), SrBi2Nb2O9, SrBi2(Ta, Nb)2O9, Bi4Ti3O12, SrBi4Ti4O15, SrBi4(Ti, Zr)4O15, CaBi2Ta2O9, BaBi2Ta2O9, BaBi2Nb2O9, PbBi2Ta2O9등과 같은 재료에 적용할 수 있다.
또한, 상기 실시형태는 산화물 강유전체 박막에 대한 수소 가스의 차단 효과의 한 예에 대해 설명하고 있더라도, 산화물 고유전체 박막에 대해서도 수소 가스의 차단 효과가 얻을 수 있고, 수소 가스의 침입에 의한 상부 전극과 산화물 고유전체 박막간의 탈리 뿐만 아니라 산화물 고유전체 커패시터의 특성 열화를 방지할 수 있다.
제2실시형태
본 실시형태에서, 산화물 고유전체 박막상에 도전성 및 산소 가스 차단성을 가지고 또 고온 영역에서 안정한 비정질 구조를 나타내는 상부 전극을 형성한다.
도7은 본 실시형태의 고유전체 메모리 소자의 단면도이다. 이 고유전체 메모리 소자는 다음과 같은 구성을 가지고 있다.
즉, 제1도전형 실리콘 기판(41)상에 게이트 산화막(42), 소스 영역으로서 제2도전형 불순물 확산 영역(43) 및 드레인 영역으로서 제2도전형 불순물 확산 영역(44)을 가지는 MOS 트랜지스터(101)가 형성되고, 제1층간 절연막(45)으로 피복되어 있다. 참조 부호(46)은 소자간 분리 산화막이고, (47)은 폴리실리콘 워드선이다. 이후, 제1층간 절연막(45)에는 상기 MOS 트랜지스터(101)와 커패시터부(201)를 상호 접속하기 위해 접촉 플러그(48)가 형성되어 있다.
상기 제1층간 절연막(45)상에 접촉 플러그(48)가 구비된 위치에서, TiN 배리어 금속층(49), Pt 하부 전극(50), 산화물 고유전체 박막(51) 및 TaSiN 상부 전극(52)이 순차적으로 형성되어, 상기 커패시터부(201)를 구성하고 있다. 또한, 커패시터부(201)는 제2층간 절연막(53)으로 피복되고, TaSiN 상부 전극(52)상에 제2층간 절연막(53)이 개구되어 있고, 거기에 Al 플레이트선(54)이 형성되어 있다.
게다가, 그 전체는 제3층간 절연막(55)으로 피복되어 있다. 이후, 제3층간 절연막(55)에서 소스 영역(43) 상에 접촉홀이 형성되어 있고, 거기에서 소스 영역(43)과 접촉하기 위한 Al 비트선(56)이 형성되어 있다.
상기 배열에서, 상기 TaSiN 상부 전극(52)은 도전성 및 산소 가스 차단성을 가지고, 고온 영역에서 안정한 비정질 구조를 가진다. 따라서, 산화물 고유전체 박막(51)의 소성 도중에 산화물 고유전체 박막(51)으로부터 상부 전극 측으로 탈출하는 산소는 차단된다. 따라서, 양호한 누설 전류 특성을 가지는 고유전체 메모리 소자를 얻을 수 있다. 또한, 산화물 고유전체 박막(51) 대신에 산화물 강유전체 박막을 사용할 수도 있다.
이하, 상기 TaSiN 상부 전극(52)의 산화물 고유전체 박막(51)의 누설 전류 특성 열화 방지 효과는 보다 간단한 모델 소자(이하, 누설 전류 특성 평가용 소자라 함)의 한 예를 들어 구체적으로 설명된다.
도(8d)는 누설 전류 특성 평가용 소자의 단면도이다. 이 누설 전류 특성 평가용 소자는 4 × 107개의 어레이를 가지며, 이것은 다수의 평가 결과를 한번에 얻도록 하고, 다음과 같은 구성을 가진다.
즉, N형 실리콘 기판(61)상에 N+형 불순물 확산층(62)(도7에서 MOS로 추정) 및 제1층간 절연막(63)이 형성된다. 이후, 제1층간 절연막(63)에는 N+형 불순물 확산층(62)과 커패시터부를 상호 접속하기 위한 폴리실리콘 플러그(64)가 형성되고, 이 폴리실리콘 플러그(64)가 제1층간 절연막(63)으로부터 돌출되는 위치에 측벽(65)이 형성된다.
상기 폴리실리콘 플러그(64) 및 측벽(65)을 포함하는 소정 영역에는, 상기 산화물 고유전체 박막으로서 커패시터 절연막(66) 및 TaSiN 상부 전극(67)이 형성되고, 이것은 커패시터부를 형성한다. 또한, 그 전체는 제2층간 절연막(68)으로 피복된다. 이후, 제2층간 절연막(68)에는 TaSiN 상부 전극(67)상에 접촉홀이 형성되고, 거기에서 TaSiN 상부 전극(67)과 접촉시키기 위한 Al 풀업(pull-up) 전극(69)이 형성된다.
상기 구성을 가지는 누설 전류 특성 평가용 소자는 다음과 같은 절차에 의해 형성된다.
먼저, 도(8a)에 도시한 바와 같이, N형 실리콘 기판(61)의 전면에 N+형 불순물 확산층(62)을 형성한 후, BPSG을 포함하는 제1층간 절연막(63)으로 피복한다. 그후, 제1층간 절연막(63) 상의 소정 위치에, 포토리토그래피법과 건조 에칭법을 사용하여 0.18 ㎛ 의 직경을 가지는 접촉홀을 천공하고, 또 불순물-확산된 폴리실리콘을 매립하여 폴리실리콘 플러그(64)를 형성한다. 이후, 제1층간 절연막(63)상에 돌출하도록 폴리실리콘 플러그(64)의 상부에 0.55 ㎛ × 0.3 ㎛의 장방형 영역을 형성한다.
다음, 도(8b)에 도시한 바와 같이, CVD법에 의해 막두께 1000 Å의 NSG(non-dopped silicate glass)를 퇴적하고, 에치백(etchback)에 의해 측벽(65)을 형성한다. 그후, 암모니아 중 RTA(급속 열적 어닐링)에 의해 표면 질화처리를 실시하고, 막두께 120 Å의 Ta2O2박막을 CVD법에 의해 퇴적하여 커패시터 절연막(66)을 제공한다. 이후, Ta2O2박막(커패시터 절연막)(66)을 안정화시키기 위해, 산소 분위기하 500 내지 700℃에서 30분 동안 소성시킨다. 상기 과정 이후, 도8(c)에 도시한 바와 같이, 막두께 1000 Å의 TaSiN 박막을 형성하여 TaSiN 상부 전극(67)을 제공한다.
또한, 상기 커패시터 절연막(66)을 안정화시키기 위한 소성 도중에 TaSiN 상부 전극(67)은 결정화하지 않지만, 고온 영역에서 안정한 비정질 구조를 유지한다. 그 결과, 상기 소성에 의해, 산화물 고유전체인 커패시터 절연막(66)으로부터 TaSiN 상부 전극(67)측으로 탈출하는 산소가 확실하게 차단된다.
상기 TaSiN 상부 전극(67)의 퇴적에 대해 반응성 스퍼터링법을 사용한다. 이 반응성 스퍼터링은 Ar 및 N2혼합 가스를 사용하는 RF 스퍼터링 장치로 실시한다. 본 실시형태에서, Ta 타겟으로 공급되는 공급 전력을 300 W로 하는 한편, Si 타겟으로 공급되는 공급 전력을 400 W로 하고, 혼합 가스 중에서 N2가스 유량비를 10%로 하고, 또 퇴적 압력은 4.0 밀리토르로 하였다. 이후, 상기 조건하에서 퇴적한 TaSiN 박막의 조성은 RBS를 사용한 측정법에 의해 Ta0.80Si0.20N0.59으로확인되었다.
이후, 도(8d)에 도시한 바와 같이, 포토리토그래피법 및 건조 에칭법을 사용하여 커패시터 절연막(66) 및 TaSiN 상부 전극(67)을 패턴화하고, CVD법을 사용하여 막두께 2000 Å의 오존 TEOS 막을 형성함으로써, 제2층간 절연막(68)을 제공한다. 이후, 실제의 DRAM 제조 공정의 조건을 추정하여, 질소 분위기하 500 내지 600℃에서 30분 동안 소성 공정을 실시한다.
다음, 상기 제2층간 절연막(68)에서 TaSiN 상부 전극(67)상의 소정 위치에서 포토리토그래피법 및 건조 에칭법을 사용하여 접촉홀을 형성하고, 거기에서 TaSiN 상부 전극(67)과 접촉하기 위한 Al 풀업 전극(69)을 막두께 4000 Å으로 형성한다. 이후, 포토리토그래피법 및 건조 에칭법을 사용하여 Al 풀업 전극(69)을 형성하여 도7에 도시한 고유전체 메모리 소자를 모델화한 누설 전류 특성 평가용 소자가 형성된다.
상기 방식으로 형성한 누설 전류 특성 평가용 소자에서, 소성후 커패시터 절연막(66)의 누설 전류를 전류-전압 측정 방법에 의해 측정하였다. 이러한 경우의 측정은 Al 풀업 전극(69) 및 N+형 불순물 확산층(62) 간의 전압을 인가함으로써 실시하였다. 그 결과, 인가 전압 1.0 V에서 누설 전류는 1.2 × 10-8A/cm2이었고, 따라서 고유전체 커패시터로서 충분한 누설 전류 특성을 가진다는 것이 확인되었다.
다음, 본 실시형태의 고유전체 메모리 소자를 모델화한 누설 전류 특성 평가용 소자와 선행 기술의 고유전체 메모리 소자를 모델화한 누설 전류 특성 평가용 소자(이하, 비교 샘플이라 함)와의 비교 결과를 서술한다. 도(9d)는 비교 샘플의 단면도이다.
N형 실리콘 기판(71), N+형 불순물 확산층(72), 제1층간 절연막(73), 폴리실리콘 플러그(74), 측벽(75), 커패시터 절연막(76), 제2층간 절연막(78) 및 Al 풀업 전극(79)은 도(8d)에 도시한 N형 실리콘 기판(61), N+형 불순물 확산층(62), 제1층간 절연막(63), 폴리실리콘 플러그(64), 측벽(65), 커패시터 절연막(66), 제2층간 절연막(68) 및 Al 풀업 전극(69)과 동일한 구성을 가진다.
또한, 상기 비교 샘플에서, TiN 상부 전극(77)이 상기 커패시터 절연막(76)상에 형성되고, 상기 Al 풀업 전극(79)과 접촉된다.
상기 비교 샘플은 다음과 같은 절차에 의해 형성된다.
본 실시형태에서 누설 전류 특성 평가용 소자에 대한 형성 절차와 동일한 절차에 의해 도(9a) 및 (9b)에 도시한 바와 같이, N형 실리콘 기판(71)상에 N+형 불순물 확산층(72), 제1층간 절연막(73), 폴리실리콘 플러그(74), 측벽(75) 및 커패시터 절연막(76)이 형성되어 있다. 이후, 커패시터 절연막(76)을 안정화시키기 위해 소성이 실시된다.
다음, 도(9c)에 도시한 바와 같이, CVD법을 사용하여 막두께 1000 Å으로 TiN 박막을 형성하여 TiN 상부 전극(77)을 제공한다.
이어, 본 실시형태에서 누설 전류 특성 평가용 소자의 형성 절차와 동일한 절차에 의해, 도(9d)에 도시한 바와 같이, 커패시터 절연막(76) 및 TiN 상부 전극(77)이 패턴화된 후, 제2층간 절연막(78) 및 Al 풀업 전극(79)이 형성된다. 상기 방식으로, TiN 상부 전극을 가지는 선행 기술의 고유전체 메모리 소자를 모델화한 비교 샘플이 형성된다.
상기 방식으로 형성된 비교 샘플에서 소성후의 커패시터 절연막(76)의 누설 전류를 전류-전압 측정 방법에 의해 측정하였다. 그 결과, 인가 전압 1.0 V에서 누설 전류는 4.13 × 10-6A/cm2이었고, 본 실시형태의 고유전체 커패시터를 사용한 전류-전압 측정용 소자와 비교하여 약 2 자릿수 정도의 누설 전류가 증가된다. 이 값은 고유전체 커패시터로서 사용하기에는 불충분한 값이다. 또한, 누설 전류의 증가는 비교 샘플의 상부 전극이 TiN 으로 구성되기 때문에 충분한 산소 가스 차단 효과가 얻어지지 않는다는 사실 때문이다.
이와 반대로, 본 실시형태의 강유전체 메모리 소자를 모델화한 누설 전류 특성 평가용 소자에서, 상기 상부 전극을 도전성 및 산소 가스 차단성을 가지는 TaSiN 으로 형성한다. 따라서, 이 TaSiN 상부 전극(67)은 산화물 고유전체 박막인 커패시터 절연막(66)의 소성시에도 결정화하지 않고 고온 영역에서 안정한 비정질 구조를 유지한다. 따라서, TaSiN 상부 전극(67) 측으로 탈출하는 산소 가스를 확실하게 차단할 수 있다.
또한, 본 실시형태에서 누설 전류 특성 평가용 소자가 가지는 산소 가스 차단기능은 도7에 도시한 바와 같은 Pt 하부 전극(50), 산화물 고유전체 박막(51) 및 TaSiN 상부 전극(52)을 포함하는 커패시터부를 가지는 고유전체 메모리 소자의 경우에도 동일하게 기능할 수 있다. 따라서, 본 실시형태에 따르면, 양호한 누설 전류 특성을 가지는 고유전체 메모리 소자를 얻을 수 있다.
또한, 상기 실시형태에서 TaSiN 상부 전극(67)의 형성에 대해 스퍼터링법이 사용되지만, CVD법과 같은 다른 방법은 어떠한 제한없이 사용될 수 있다.
또한, 상기 실시형태에서, 산소 가스에 대한 배리어 금속으로서 TaSiN을 사용하지만, 본 발명은 이에 한정되지 않는다. 예컨대 Zr, Nb, Mo, Hf, Ta 및 W 중 어느 하나와 Si과 조합한 질화물, 또는 Zr, Nb, Mo, Hf, Ta 및 W중 어느 하나의 조합물과 Si을 조합한 질화물도 산화물 고유전체로부터 산소 가스의 탈출을 방지할 수 있고, 이것은 TaSiN과 거의 동일한 효과가 기대될 수 있다.
또한, 상기 실시형태는 산소 가스 배리어 층으로서 TaSiN 상부 전극(67)의 조성이 Ta0.80Si0.20N0.59인 경우에 대해 기재하고 있다. 그러나, 산소 가스 배리어 금속을 MxSi1-xNy로 표시한 경우, 각 x, y의 값을 변화시켜 시험을 한 결과, 0.75 ≤ x ≤0.95 및 0 < y ≤ 1.3인 경우에만, 수소 가스 차단 효과가 얻어질 수 있다는 것이 확인되었다. 식중에서, Zr, Nb, Mo, Hf, Ta 및 W 중 어느 하나이다.
상술한 설명으로부터 명백한 바와 같이, 본 발명의 반도체 메모리 소자에 따라면, 하부 전극, 산화물 고유전체 박막 또는 산화물 강유전체 박막 및 상부 전극을 포함하는 커패시터 상에 도전성 및 수소 가스 차단성을 가지는 배리어 층을 구비하기 때문에, 층간 절연막의 형성 도중에 발생하는 수소 가스 또는 MOS 특성 회복 도중에 사용된 수소 가스가 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막 측으로 침입하는 것을 상기 배리어 층에 의해 차단할 수 있다.
따라서, 산화물 유전체 박막 계면에 대한 수소 가스의 환원 효과를 방지할 수 있고, 상기 상부 전극 및 산화물 유전체 박막의 탈리 뿐만 아니라 상기 산화물 유전체 박막을 포함하는 커패시터의 특성 열화를 회피할 수 있다.
또한, 상기 배리어층은 도전성을 가지고 있기 때문에, 전극 취출구와 같은 개구를 설치할 필요가 없다. 따라서, 상기 배리어 층은 산화물 유전체 박막을 충분히 보호하면서 인출 작용(lead-out)을 하는 배선과 양호한 접촉할 수 있다.
게다가, 상기 배리어 층이 상기 산화물 유전체 박막을 결정화시키기 위한 소성 온도에서 결정화하지 않고 비정질 상태를 유지하면, 결정 입계의 경로가 형성되지 않아 상기 가스 차단 효과가 효과적으로 발휘될 수 있다.
또한, 본 발명의 반도체 메모리 소자에서, 산화물 고유전체 박막상에 도전성 및 산소 가스 차단성을 가지는 상부 전극을 구비하기 때문에, 상기 산화물 고유전체 박막의 소성 도중에 상기 상부 전극의 산소 가스 차단성에 의해 상기 산화물 고유전체 박막으로부터 산소 가스가 탈출하는 것을 방지할 수 있다. 따라서, 상기 산소 가스의 탈출에 의한 산화물 고유전체 박막의 누설 전류 특성 열화를 회피할 수 있다.
게다가, 상기 상부 전극이 상기 산화물 고유전체 박막의 소성 온도에서 결정화되지 않고 비정질 상태를 유지하면, 결정 입계의 경로가 형성되지 않아, 상기 산화물 고유전체 박막으로부터 상기 산소 가스의 탈출을 효과적으로 방지할 수 있다.
이상, 본 발명은 다양한 방식으로 변화될 수 있다는 것은 명백하다. 이러한 변형은 본 발명의 의미 및 범위를 벗어나는 것으로 간주될 수 없고, 또 당업자에게 명백한 이러한 모든 변형을 이하의 청구범위 내에 포함시키고자 한다.
본 발명에 따라 제조된 반도체 메모리 소자는 유전성 박막의 특성 열화가 매우 적고 높은 안정성을 가진다.

Claims (10)

  1. 하부 전극, 산화물 고유전체 박막 또는 산화물 강유전체 박막, 및 상부 전극을 포함하는 커패시터; 및
    상기 커패시터의 상부 전극을 피복하고 또 도전성 및 수소 가스 차단성을 가지는 배리어 층을 포함하는 반도체 메모리 소자.
  2. 제 1항에 있어서, 상기 배리어 층이 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 결정화하기 위한 소성 온도에서 결정화되지 않는 비정질 구조를 가지는 반도체 메모리 소자.
  3. 제 1항에 있어서, 상기 커패시터에 접속된 MOS 트랜지스터를 더 포함하는 반도체 메모리 소자.
  4. 제 1항에 있어서, 상기 배리어 층이 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나를 실리콘과 조합한 질화물 박막, 또는 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나의 조합물과 실리콘을 조합한 질화물 박막인 반도체 메모리 소자.
  5. 제 4항에 있어서, 상기 배리어 층이 MxSi1-xNy로서 표기되는 재료로 형성된 반도체 메모리 소자:
    상기 식에서,
    M은 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 또는 텅스텐이고,
    Si는 실리콘이고,
    N은 질소이고,
    x는 0.75 ≤ x ≤ 0.95를 만족하고 또
    y는 0 < y ≤ 1.3를 만족함.
  6. 하부 전극, 그 하부 전극상에 적층된 산화물 고유전체 박막 또는 산화물 강유전체 박막, 및 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막상에 적층되고 또 도전성 및 산소 가스 차단 효과를 가지는 상부 전극을 포함하는 커패시터를 구비한 반도체 메모리 소자.
  7. 제 6항에 있어서, 상기 상부 전극이 상기 산화물 고유전체 박막 또는 산화물 강유전체 박막을 결정화시키기 위한 소성 온도에서 결정화되지 않는 비정질 구조를 가지는 반도체 메모리 소자.
  8. 제 6항에 있어서, 커패시터에 접속된 MOS 트랜지스터를 더 포함하는 반도체 메모리 소자.
  9. 제 6항에 있어서, 상기 상부 전극이 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나를 실리콘과 조합한 질화물 박막, 또는 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 및 텅스텐 중 어느 하나의 조합물과 실리콘을 조합한 질화물 박막인 반도체 메모리 소자.
  10. 제 9항에 있어서, 상기 상부 전극이 MxSi1-xNy로서 표기된 재료로 형성된 반도체 메모리 소자:
    상기 식에서,
    M은 지르코늄, 니오븀, 몰리브덴, 하프늄, 탄탈 또는 텅스텐이고,
    Si는 실리콘이고,
    N은 질소이고,
    x는 0.75 ≤ x ≤ 0.95를 만족하고 또
    y는 0 < y ≤ 1.3를 만족함.
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