CN1244730A - 半导体器件及其制造方法 - Google Patents
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Abstract
一种具有利用铁电薄膜的电容器的可靠性高的半导体器件及其制造方法,在半导体衬底1上形成存取晶体管2、位线6和第一层间绝缘薄膜4后,在第一层间绝缘薄膜4的指定区域处形成的接触孔内设置插头8使存取晶体管2与铁电电容器9电气连接。然后依次形成底部电极10、铁电薄膜11和第一顶部电极14,并加工成所需的形状。在整个晶片表面上形成绝缘薄膜16并各向异性蚀刻形成侧壁16S。最后形成并加工第二顶部电极17从而完成铁电电容器9。
Description
本发明涉及具有利用铁电薄膜的电容器的半导体器件及其制造方法。尤其是，本发明涉及层叠电容器型存储器件。
随着近来数字技术的发展和移动设备性能的明显提高，市场上对集成度较高的低功耗高速运作的非易失性半导体存储器件的需求不断增长。铁电材料具有通过结构原子的位移来高速地存储外部电场所提供的信息且即使在外部电场切断时也继续存储该信息的特性。把铁电材料用作半导体器件中电容器的介电薄膜，可实现可靠性高的半导体器件。
H6-132482和H9-116123号日本公开专利中揭示了一种高度集成的半导体存储器件，该器件具有层叠电容器型存储器件的结构，它把此铁电材料用作其电容器的介电薄膜。
接着参考附图来描述常规的铁电非易失性半导体存储器件及其制造方法。
如图5所示，铁电非易失性半导体存储器件包括半导体衬底1、在半导体衬底1上形成的存取晶体管2、存取晶体管2的源区3、第一层间绝缘薄膜4、第二层间绝缘薄膜5、通过设在第一层间绝缘薄膜4和第二层间绝缘薄膜5上的接触孔电气连接到源区3的位线6以及通过插头8电气连接到存取晶体管2的漏区7的铁电电容器9。在铁电电容器9的底部电极10上形成铁电薄膜11，在底部电极10和铁电薄膜11一侧设有由绝缘薄膜制成的侧壁12。在铁电薄膜11和侧壁12上形成正好覆盖它们的顶部电极13。
然而，在已有技术中，通过对铁电电容器9的底部电极10和铁电薄膜11进行蚀刻，然后利用CVD(化学气相淀积)方法在整个表面上淀积绝缘薄膜(它将成为侧壁12)来形成侧壁12。然后，对此绝缘薄膜的整个表面进行各向异性蚀刻，以在底部电极10和铁电薄膜11的侧面形成侧壁12。
然而，由以上方法，各向异性蚀刻将损坏由金属氧化物材料制成的铁电薄膜11的整个表面，从而明显地引起组成无规律或晶体结构的无序。
另一点在于，如果把SrBi2Ta2O9薄膜用作铁电薄膜11并把二氧化硅薄膜用作侧壁12(它是绝缘薄膜)，且如果使用诸如CF4等蚀刻气体对二氧化硅薄膜进行各向异性蚀刻，则在各向异性蚀刻后暴露出SrBi2Ta2O9薄膜(即铁电薄膜11)的表面，但二氧化硅薄膜可能留在铁电薄膜11上。
如果二氧化硅薄膜留在铁电薄膜11上，则铁电电容器结构成为顶部电极13、二氧化硅薄膜、铁电薄膜11和底部电极10，而不是顶部电极13、铁电薄膜11以及底部薄膜10的预计结构。加到顶部电极13和底部电极10之间的电压也分布到与铁电薄膜11串联的留下二氧化硅薄膜上。这样减少了加到铁电薄膜11上的电压，从而由于铁电薄膜11的极性转换不充分而引起其特性的一个缺陷，即剩余电荷减少。
为了防止二氧化硅薄膜留在铁电薄膜11上，考虑到晶片表面内二氧化硅薄膜的蚀刻率的偏差以及晶片表面内二氧化硅薄膜的淀积量的偏差，在对二氧化硅薄膜进行蚀刻时可能需要过蚀刻。
已通过实验确定，由于SrBi2Ta2O9薄膜即铁电薄膜11的整个表面暴露于对准二氧化硅薄膜的蚀刻等离子体，所以过蚀刻可引起缺氧。此外，观察到诸如Bi和Ta等铁电薄膜11的主要组成原子的缺失。
这些损坏不能通过诸如热处理等后处理来恢复，且它们表现出阻止具有良好电学特性的铁电电容器的形成。结果，难于制造可靠性高的铁电非易失性半导体存储器件。
一种具有电容元件的半导体器件，该电容元件包括顶部电极、绝缘薄膜和底部电极，所述半导体器件包括：位于所述绝缘薄膜和所述顶部电极之间的所述绝缘薄膜的钝化薄膜；以及至少在所述绝缘薄膜和所述绝缘薄膜的所述钝化薄膜的侧面形成的侧壁。
一种具有电容元件的半导体器件，该电容元件包括位于顶部电极和底部电极之间的由铁电薄膜制成的绝缘薄膜，所述半导体器件包括：位于所述铁电薄膜和所述顶部电极之间的所述铁电薄膜的钝化薄膜；以及至少在所述铁电薄膜和所述铁电薄膜的所述钝化薄膜的侧面形成的侧壁。
由于铁电薄膜的钝化薄膜覆盖铁电薄膜的表面，所以此结构防止了铁电薄膜的表面在形成侧壁期间暴露于等离子体和受到损坏。相应地，可限制铁电薄膜的电学特性的退化，从而使铁电电容器具有良好的铁电和绝缘特性。
此外，即使作为铁电薄膜的钝化薄膜的第一顶部电极在形成侧壁期间受到损坏，在第一顶部电极上形成的第二顶部电极也会防止电极性能的退化。
图1是依据本发明一个较佳实施例的半导体器件的示意剖面图。
图2A到2G是依据本发明一个较佳实施例的制造半导体器件工艺流程的示意剖面图。
图3是示出依据本发明较佳实施例的半导体器件与常规半导体器件中的铁电电容器的磁滞特性的比较图。
图4是示出依据本发明较佳实施例的半导体器件与常规半导体器件中的铁电电容器的电流-电压特性的比较图。
图5是常规半导体器件一部分的示意剖面图。
参考附图来描述依据本发明一个较佳实施例的半导体器件。
图1示出本发明较佳实施例中的半导体器件的有关部分的示意剖面图。图2A到2G是示出制造本发明较佳实施例中的半导体器件的方法工艺流程的示意剖面图。
如图2A所示，在作为集成电路的半导体衬底1上形成存取晶体管2，然后形成通常由polycide薄膜制成的位线6。在存取晶体管2和位线6上形成由诸如BPSG制成的第一层间绝缘薄膜4。然后，在第一层间绝缘薄膜4的指定区域处形成接触孔。在接触孔内设有使存取晶体管2和铁电电容器9(图1)电气连接的插头8。通过把多晶硅或钨埋入接触孔，然后通过背刻(etch-back)方法或化学机械方法除去淀积在接触孔以外的多晶硅或钨，来形成插头8。
在晶片的整个表面上形成底部电极10，它是由通过依次淀积附着层、势垒金属以及Pt而形成的约200nm厚的多层薄膜组成的。然后，通过旋涂或CVD方法来形成由SrBi2Ta2O9制成的一层约150nm厚的铁电薄膜11。淀积由包含Pt的多层金属制成的约50nm厚的第一顶部电极14。
如图2B所示，使用例如由光致抗蚀剂制成的底部电极处理掩模15，用诸如Ar和Cl混合气体对第一顶部电极14、铁电薄膜11和底部电极10进行干法蚀刻。把它们都处理成近似相同的形状以形成铁电电容器9(图1)。
然后，如图2C所示，在通常通过抛光而除去例如由光致抗蚀剂制成的底部电极处理掩模15后，在整个晶片表面上形成用于侧壁16S的约300nm厚的绝缘薄膜16，它通常由二氧化硅薄膜制成。
如图2D所示，使用诸如CF4等蚀刻气体对绝缘薄膜16的整个薄膜进行各向异性蚀刻，以在晶片的整个表面上形成侧壁16S从而完成侧壁16S。
这里的关键点在于，在对用于侧壁16S的绝缘薄膜16进行各向异性蚀刻期间，铁电薄膜11的表面不暴露于等离子体，这是因为第一顶部电极14作为铁电薄膜11的钝化薄膜覆盖了铁电薄膜11的表面。相应地，铁电薄膜11的表面也不受到损坏，这样保持了铁电薄膜11的良好电学特性。
如图2E所示，在晶片的整个表面上淀积通常由Pt制成的100nm厚的第二顶部电极17，然后形成通常由光致抗蚀剂制成的顶部电极处理掩模18。可在蚀刻掉第一顶部电极14后形成第二顶部电极17。然而，在此情况下，第一顶部电极14未起到铁电薄膜的钝化薄膜的作用。
如图2F所示，使用通常由光致抗蚀剂制成的顶部电极处理掩模18，通过诸如Ar和Cl等混合气体进行干法蚀刻而形成第二顶部电极17。形成的第二顶部电极17覆盖铁电薄膜11上的整个第一顶部电极14，或者形成的第二顶部电极17覆盖铁电薄膜11上的第一顶部电极14和侧壁16s，在某种程度上覆盖整个表面。形成的第二顶部电极17还在某处程度上比第一顶部电极14更厚。这样完成了铁电电容器9。第一顶部电极14的厚度可以比第二顶部电极17厚的原因是，第一顶部电极14应具有这样的厚度，从而使铁电薄膜11的表面在各向异性蚀刻工艺中免受破坏。
最后，如图2G所示，在具有铁电电容器9的半导体衬底1上形成第二层间绝缘薄膜5。在第二层间绝缘薄膜5上形成的例如由Al薄膜制成的互连(inter-connection)19通过在第二层间绝缘薄膜5的指定区域处形成的接触孔而达到第二顶部电极17和位线6。氮化硅薄膜20形成最终的钝化薄膜，从而完成了铁电非易失性半导体存储器件的结构。
图3示出较佳实施例中的铁电非易失性半导体存储器件中所使用的铁电电容器的磁滞特性(曲线a)并与常规铁电非易失性半导体存储器件中所使用的铁电电容器的磁滞特性(曲线b)相比较。
图3中所使用的数据测量方法是Sawyer-Tower电路方法，例如：把适当电场的脉冲加到铁电电容器的顶部和底部电极之间，以相对于所加电场累积的电荷估计磁滞特性。
图3示出在把150kV/cm到-150kV/cm的电场加到铁电电容器时的测量结果。从图3中很明显的看到，对于使用常规铁电电容器的铁电非易失性半导体存储器件，在所加电场为0kV/cm时累积电荷之差额为11μC/cm2。而对于使用本发明较佳实施例的铁电电容器的铁电非易失性半导体存储器件，累积电荷之差额是高得多的值22μC/cm2。相应地，本发明较佳实施例中的铁电电容器的磁滞特性导致其累积电荷比常规铁电电容器的累积电荷大，从而给本发明的较佳实施例提供了明显更好的存储特性。
图4示出铁电电容器的电流-电压特性的比较。图4中曲线C示出较佳实施例中铁电非易失性半导体存储器件的电流-电压特性，曲线d示出常规铁电非易失性半导体存储器件的电流-电压特性。
在图4中，通过在铁电电容器的顶部和底部电极之间加上范围从0V到6V的电压，并测量流过铁电电容器的电流来估计其电流-电压特性，从而测得数据。
从图4很明显的看到，在使用常规的铁电非易失性半导体存储器件时，流过铁电电容器的电流超过10-3A/cm2。在使用本发明较佳实施例中的铁电非易失性半导体存储器件时，流过铁电电容器的电流最大为10-6A/cm2。这表明，所加电压下的漏电流极低，从而表现出铁电薄膜的良好绝缘性能。
在较佳实施例中，铁电薄膜11被用作顶部电极14、17与底部电极10之间的绝缘薄膜。通过使用SiO2薄膜制成的和类似的普通绝缘薄膜也可获得良好的绝缘特性。
在较佳实施例中，把SrBi2Ta2O9用于铁电薄膜11。使用以Nb替代Ta的SrBi2Nb2O9也可实现相同的效果；也可使用这两种材料或不同Sr、Bi和Ta组分比的混合物。还可使用诸如PZT薄膜等其它铁电材料来实现相同的效果。
对于铁电薄膜11，具有铋层钙钛矿结构的铁电薄膜是较佳的。
较佳实施例描述了在比铁电电容器9低的层形成位线6的情况。在铁电电容器9上方的层形成的位线6所构成的结构也可实现相同的效果。
在较佳实施例中，把按照附着层、势垒金属和Pt的多层薄膜用于底部电极10。至少使用Pt或使用包含Pt和氧化铱的多层薄膜也可实现相同的效果。
较佳实施例把Pt用于第一顶部电极14和第二顶部电极17。至少使用Pt或包含Pt和氧化铱的多层薄膜也可实现相同的效果。
较佳实施例示出如图1和2G所示的例子，通常由Al薄膜制成的互连19以单个点连到第二顶部电极17。由于第二顶部电极17电气连接到不止一个铁电电容器9，所以如果互连19以单个点连到第二顶部电极17，则互连19也连到不止一个铁电电容器9。然而，互连19也可以不止一个点连到第二顶部电极17。
本发明中的厚度范围不限于以上较佳实施例中所描述的那些。以下范围是较佳的。
·底部电极10的厚度：50nm-300nm
·SrBi2Ta2O9制成的铁电薄膜11的厚度：50nm-300nm
·Pt制成的第一顶部电极14的厚度：20nm-100nm
·用于通常由二氧化硅薄膜制成的侧壁16S的绝缘薄膜16的厚度：100nm-500nm
·通常由Pt制成的第二顶部电极17的厚度：50nm-300nm
如上所述，在本发明中，第一顶部电极覆盖铁电薄膜的表面。这防止了在对绝缘薄膜进行各向异性蚀刻以形成侧壁期间铁电薄膜的表面暴露于等离子体，从而使铁电薄膜免受损坏。
相应地，本发明提供了具有良好铁电和绝缘特性而不降低铁电薄膜的电学特性的铁电电容器。这使得可形成可靠性高的铁电非易失性半导体存储器件。
标号
1半导体衬底
2存取晶体管
3源区
4第一层间绝缘薄膜
5第二层间绝缘薄膜
6位线
7漏区
8插头
9铁电电容器
10底部电极
11铁电薄膜
14第一顶部电极
16侧壁的绝缘薄膜
16S侧壁
17第二顶部电极
19互连
20钝化薄膜
Claims (10)
1.一种具有电容元件的半导体器件，该电容元件包括顶部电极、绝缘薄膜和底部电极，其特征在于所述半导体器件包括：
位于所述绝缘薄膜和所述顶部电极之间的所述绝缘薄膜的钝化薄膜；
以及至少在所述绝缘薄膜和所述绝缘薄膜的所述钝化薄膜的侧面形成的侧壁。
2.一种具有电容元件的半导体器件，该电容元件包括位于顶部电极和底部电极之间的由铁电薄膜制成的绝缘薄膜，其特征在于所述半导体器件包括：
位于所述铁电薄膜和所述顶部电极之间的所述铁电薄膜的钝化薄膜；
以及至少在所述铁电薄膜和所述铁电薄膜的所述钝化薄膜的侧面形成的侧壁。
3.如权利要求2所述的半导体器件，其特征在于所述铁电薄膜的所述钝化薄膜由导电材料制成。
4.如权利要求3所述的半导体器件，其特征在于所述铁电薄膜的所述钝化薄膜由与所述顶部电极相同的材料制成。
5.如权利要求4所述的半导体器件，其特征在于所述顶部电极为包括Pt或Pt和氧化铱的多层薄膜。
6.如权利要求2所述的半导体器件，其特征在于所述铁电薄膜具有铋层钙钛矿结构。
7.一种制造半导体器件的方法，其特征在于包括以下步骤：
形成指定形状的底部电极、铁电薄膜和所述铁电薄膜的钝化薄膜；
通过各向异性蚀刻，至少在所述铁电薄膜和所述铁电薄膜的所述钝化薄膜的侧面形成侧壁；以及
在所述侧壁和所述铁电薄膜的钝化薄膜上形成顶部电极。
8.如权利要求7所述的制造半导体器件的方法，其特征在于形成指定形状的底部电极、铁电薄膜和所述铁电薄膜的钝化薄膜的步骤包括以下步骤：
形成所述底部电极；
在所述底部电极上依次淀积铁电薄膜和所述铁电薄膜的钝化薄膜；以及
使所述底部电极、所述铁电薄膜和所述铁电薄膜的所述钝化薄膜构成基本上相同的形状。
9.一种制造半导体器件的方法，其特征在于包括以下步骤：
在制造半导体集成电路的衬底上形成第一绝缘薄膜；
在所述第一绝缘薄膜的指定区域处形成的接触孔中形成连到所述半导体集成电路的源区或漏区的插头；
形成连到所述插头的底部电极；
在所述底部电极上形成指定形状的铁电薄膜和所述铁电薄膜的钝化薄膜；
通过各向异性蚀刻，在所述铁电薄膜和所述铁电薄膜的所述钝化薄膜的侧面形成侧壁；
以及在所述侧壁和所述铁电薄膜的所述钝化薄膜上形成顶部电极。
10.如权利要求9所述的制造半导体器件的方法，其特征在于在通过各向异性蚀刻在所述铁电薄膜和所述铁电薄膜的所述钝化薄膜的侧面形成侧壁的所述步骤后，所述方法还包括以下步骤：
在所述侧壁和所述铁电薄膜的所述钝化薄膜上形成顶部电极前，除去所述铁电薄膜的所述钝化薄膜表面上的蚀刻剩余物。
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Cited By (2)
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Owner name: PANASONIC ELECTRIC EQUIPMENT INDUSTRIAL CO.,LTD. Free format text: FORMER OWNER: MATSUSHITA ELECTRONICS CORP. Effective date: 20010716 |
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Effective date of registration: 20010706 Applicant after: Matsushita Electric Industrial Co., Ltd. Applicant before: Matsushita Electronics Corp. |
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