CN1926686A - 半导体装置及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 238000007789 sealing Methods 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 36
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000003990 capacitor Substances 0.000 abstract description 12
- 230000015654 memory Effects 0.000 description 30
- 239000012528 membrane Substances 0.000 description 22
- 239000011229 interlayer Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 239000010410 layer Substances 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 238000010521 absorption reaction Methods 0.000 description 4
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- 241001232787 Epiphragma Species 0.000 description 1
- 230000035508 accumulation Effects 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
以包围各铁电电容器(101)的方式形成有密封环(102)。另外，以包围多个铁电电容器(101)的方式形成有密封环(103)。并且，以包围全部的铁电电容器(101)方式，且在切割线(110)的内侧沿切割线(110)而形成有密封环(104)。
Description
技术领域
本发明涉及一种适用于具备铁电电容器的非易失性存储器的半导体装置及其制造方法。
背景技术
近年来，在存储器等的半导体装置中，例如专利文献1(JP特开2000-277465号公报)所记载的：沿切割线形成有密封环(防潮环)。这样的密封环是为防止来自外部的水分的渗入而形成的。
但是，在具备铁电电容器的存储器即铁电存储器中，仅仅这样的密封环很难充分防止因吸湿导致的铁电存储器的恶化。
专利文献1：JP特开2000-277465号公报。
发明的公开
本发明的目的在于提供一种更加能够抑制伴随吸湿而铁电电容器恶化的半导体装置及其制造方法。
本申请的发明人为解决上述问题而反复努力研究的结果，想到了以下所示的发明的各个方式。
在本发明的半导体装置设置中设有：半导体基板；形成在上述半导体基板的上方的多个铁电电容器；多个第一密封环，其包围从上述多个铁电电容器中选择的一个以上的铁电电容器。
在本发明的半导体装置的制造方法中，在半导体基板的上方形成多个铁电电容器之后，形成包围从上述多个铁电电容器中选择的一个以上的铁电电容器的多个密封环。
附图的简单说明
图1是表示通过本发明的实施方式的方法制造的铁电存储器(半导体装置)的存储器单元阵列的结构的电路图。
图2A是按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图2B是接着图2A，按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图2C是接着图2B，按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图2D是接着图2C，按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图2E是接着图2D，按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图2F是接着图2E，按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图2G是接着图2F，按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。
图3是表示本发明的实施方式的铁电存储器中的铁电电容器和各密封环的关系的布局图。
具体实施方式
以下，针对本发明的实施方式，参照附图进行具体说明。图1是表示通过本发明的实施方式的方法制造的铁电存储器(半导体装置)的存储器单元阵列的结构的电路图。
在该存储器单元阵列中，设置有多条向一个方向延伸的位线3、多条在相对位线3延伸方向垂直的方向上延伸的字线4以及板线5。此外，多个铁电存储器的存储器单元被配置为阵列状，与由这些位线3、字线4以及板线5构成的格子相耦合，在各存储器单元中，设置有铁电电容器1以及MOS晶体管2。
MOS晶体管2的栅极被连接到字线4上。另外，MOS晶体管2的一端的源极及漏极被连接到位线3上，而另一端的源极及漏极被连接到铁电电容器1的一端的电极上。并且，铁电电容器1的另一端的电极与板线5连接。此外，各字线4和板线5被在与这些线延伸的方向相同的方向上并列的多个MOS晶体管2所共用。同样的，各位线3被在与其延伸的方向相同的方向上并列的多个MOS晶体管2所共用。有时字线4和板线5延伸的方向、位线3延伸的方向分别被称为行方向、列方向。
在这样构成的铁电存储器的存储器单元阵列中，按照被设置在铁电电容器1上的铁电体膜的极化状态来存储数据。
接着，针对本发明的实施方式的铁电存储器(半导体装置)的制造方法进行说明。其中，这里为了方便，对于各存储器单元的剖面结构与其制造方法一起进行说明。图2A至图2G是按工序顺序表示本发明的实施方式的铁电存储器的制造方法的剖视图。另外，图3是表示本发明的实施方式的铁电存储器中的铁电电容器和各密封环的关系的示意图。
首先，如图2A所示，在硅基板等的半导体基板11的表面，例如通过STI(shallow trench isolation：浅沟槽隔离)来形成元件分离区域12。接着，在由元件分离区域12划分的元件活性区域中，在半导体基板11的表面形成阱13。接着，通过在阱13的表面形成栅极绝缘膜17、栅极电极18、硅化物层19、源极及漏极扩散层15、侧壁20以及硅化物层16，从而形成MOS晶体管14。该MOS晶体管14相当于图1中的MOS晶体管2。此外，在各MOS晶体管14上形成两个源极及漏极扩散层15，但是其中之一是在两个MOS晶体管14间被共用。
接着，以覆盖MOS晶体管14的方式全面地形成氮氧化硅膜21，进而例如通过有机CVD法全面地形成氧化硅膜22。氮氧化硅膜21是为了防止形成氧化硅膜22时的栅极绝缘膜17等的氢退化而形成的。
然后，如图2B所示，通过在氧化硅膜22以及氮氧化硅膜21上形成到达各硅化物层16的接触孔，从而开口出插件接触部。而且，在接触孔内，形成由50nm的TiN(氮化钛)膜以及30nm的Ti(钛)膜构成的层叠膜作为胶膜23之后，例如通过CVD法埋入W(钨)膜，然后进行CMP(化学机械抛光)使其平坦，从而形成W插件24。平坦化结束之后，通过利用NH3气体的等离子体，在氧化硅膜22(层间绝缘膜)的表面进行少许氮化。
另外，在半导体基板11的上方存在多个在后面形成铁电电容器的各自的电容器区域，但是将这些各自的电容器区域划分为多个群来规定电容器模块，与W插件24用的接触孔的形成的同时，在各各自的电容器区域的周围以及各电容器模块的周围，形成到达元件分离区域12的密封孔。进而，与胶膜23以及W插件24的形成的同时，在密封孔内形成胶膜23r以及W膜24r。此外，密封孔以完全到达元件分离区域12的方式形成，但不在存在MOS晶体管14等的元件活性区域内形成。
接着，如图2C所示，全面地依次形成下部电极膜25、铁电体膜26以及上部电极膜27。在形成下部电极膜25时，例如，通过溅射法依次形成厚度为10nm的Ti(钛)膜以及厚度为150nm的Ir(铱)膜。作为铁电体膜26，例如通过MOCVD法能够形成PZT膜，其厚度例如为120nm。在形成上部电极膜27时，在成膜了IrOx膜之后，在炉内进行退火，然后形成IrO2膜。IrOx膜以及IrO2膜例如通过溅射法来形成。
在IrOx膜的成膜后进行的退火是用于修复由IrOx膜的成膜导致的铁电体膜26的损伤的还原退火。作为该还原退火，例如以550℃进行60分钟的氧气环境下的炉内退火。
接着，利用图案成形以及蚀刻技术，通过加工上部电极膜27、铁电体膜26以及下部电极膜25，来将上部电极膜27作为上部电极，将下部电极膜25作为下部电极，从而形成在这些之间的夹有铁电体膜26的堆叠结构的铁电电容器。该铁电电容器相当于图1中的铁电电容器1。此外，在该加工中，例如将等离子体TEOS(tetraethyl orthosilicate：正硅酸乙酯)膜以及TiN膜的层叠膜(未图示)作为硬掩模使用，而将上部电极膜27、铁电体膜26以及下部电极膜25一并进行蚀刻。
接着，全面地形成覆盖铁电电容器的氧化铝保护膜28。氧化铝保护膜28例如通过CVD法形成，其厚度例如为5～20nm，在本实施方式中为10nm。氧化铝保护膜28的阶梯覆盖是良好的。接着，通过以550℃进行60分钟氧气环境下的炉内退火，来修复在铁电体膜26产生的蚀刻损伤。
接着，如图2D所示，全面地形成层间绝缘膜29之后，通过CMP使其平坦化。作为层间绝缘膜29，例如形成氧化硅膜。CMP后的残留膜厚度例如在上部电极膜27上为400nm。
接着，如图2E所示，利用图案成形以及蚀刻技术，在层间绝缘膜29以及氧化铝保护膜28上，形成到达与由两个MOS晶体管14所共用的硅化物层16连接的W插件24的接触孔。接着，在该接触孔内，例如形成50nm的TiN膜作为胶膜30之后，例如通过CVD法埋入W膜，进行CMP使其平坦化，从而形成W插件31。然后，例如以350℃的温度将层间绝缘膜29以及W插件31的表面暴露在N2等离子体中。该等离子体处理的时间例如为120秒钟。
此外，在形成W插件31用的接触孔的同时，在各各自的电容器区域的周围以及各电容器模块的周围，形成到达W膜24r或者氧化硅膜22的密封孔。进而，在胶膜30以及W插件31的形成的同时，在密封孔内形成胶膜30r以及W膜31r。此外，在形成配线的区域内不形成密封孔。
接着，全面地形成W防氧化膜(未图示)。作为W防氧化膜，例如能够使用SiON膜，其厚度例如在100nm程度。而且，如图2F所示，利用图案成形以及蚀刻技术，在W防氧化膜以及层间绝缘膜29上形成到达上部电极膜27的接触孔和到达下部电极膜25的接触孔(未图示)。接着，实施退火，用于修复层间绝缘膜29堆积时的氢导致的损伤以及蚀刻导致的损伤。该退火可以是在550℃的氧气环境下的炉内退火，其时间例如为60分钟。在该退火后，通过蚀刻除去W防氧化膜。
接着，依次堆积胶膜、配线材料膜以及胶膜。例如形成厚度为70nm的TiN膜和5nm的Ti膜的层叠膜作为下层的胶膜，例如形成厚度为400nm的Al-Cu合金膜作为配线材料膜，例如形成厚度为30nm的TiN膜和60nm的Ti膜的层叠膜作为上层的胶膜。
接着，在上层的胶膜上通过涂敷形成防反射膜(未图示)，进而涂敷抗蚀剂。然后，对抗蚀膜进行加工使其与配线图案匹配，将加工后的抗蚀膜作为掩模，而对防反射膜、上层的胶膜、配线材料膜以及下层的胶膜进行蚀刻。作为防反射膜例如形成SiON膜，其厚度例如为30nm程度。如图2F所示，通过这样的蚀刻，形成与W插件31以及/或上部电极膜27通电连接的胶膜32、配线33以及胶膜34，同时在W膜31r的上方形成胶膜32r、金属膜33r以及胶膜34r。
然后，如图2G所示，全面地形成层间绝缘膜35之后，通过CMP使其平坦化。作为层间绝缘膜35，例如可形成氧化硅膜。接着，利用图案成形以及蚀刻技术，在层间绝缘膜35上形成到达胶膜34的接触孔。接着，在该接触孔内形成例如50nm的TiN膜作为胶膜36之后，通过由例如CVD法埋入W膜，通过进行CMP而使其平坦化，从而形成W插件37。
另外，与W插件37用的接触孔的形成同时，在各各自的电容器区域的周围以及各电容器模块的周围，形成到达W膜34r的密封孔。进而，与胶膜36以及W插件37的形成同时，在密封孔内形成胶膜36r以及W膜37r。此外，在形成配线的区域内不形成密封孔。
然后，进一步形成上层的配线以及层间绝缘膜等。而且，形成例如由TEOS氧化膜以及SiN膜构成的盖膜，从而完成具有铁电电容器的铁电存储器。此外，在形成上层配线时，例如，与上部电极膜27连接的配线33被连接到板线上，与由两个MOS晶体管14共用的硅化物层16连接的配线33被连接到位线上。对于栅极电极18，可以将其自身作为字线，还有，也可以在上层配线中，将栅极电极18与字线连接。
另外，胶膜23r、30r、32r、34r以及36r和W膜24r、31r、33r以及37r不与形成在半导体基板11上的元件连接，而是作为密封环的一部分。
如图3所示，在这样制造的本实施方式的铁电存储器中，以包围各铁电电容器101(相当于图1中的铁电电容器1)的方式形成密封环(第一密封环)102，例如以包围10个铁电电容器101的方式形成密封环(第二密封环)103，进而，以包围全部的铁电电容器101的方式，且在切割线110的内侧沿切割线110形成有密封环(第三密封环)104。
因此，通过密封环104来抑制来自外部的吸湿，同时也通过密封环102以及103来抑制从内部的层间绝缘膜放出的水分扩散到铁电电容器101。其结果，能够抑制由吸湿导致的铁电电容器101的恶化。
另外，在制造这样的铁电存储器时，只要对在制造以往的铁电电容器时所使用的标线等的图案进行变更即可，尤其不需要增加工序数量。
在以往的结构中，为了抑制由从层间绝缘膜放出的水分导致的铁电电容器的恶化，需要降低层间绝缘膜所含的水分。但是，当为了降低水分而在有效的高电力下进行成膜时，会对已经形成的铁电电容器产生损伤。对此，在本实施方式中，即使不将层间绝缘膜中的水分降低到以往的程度，也能够抑制铁电电容器的恶化，因此能够回避如上所述的损伤的发生。
此外，在上述的实施方式中，设置有三重密封环，但是也可以例如不设置密封环102或103。在没设置有密封环102的情况下，密封环103相当于申请范围中的第一密封环，密封环104相当于第二密封环。另外，在没有设置密封环103的情况下，密封环102相当于申请范围中的第一密封环，密封环104相当于第二密封环。另外，也可以设置更多重的密封环。
另外，密封环不需要延伸到铁电电容器的下层，但是为了得到更高的防潮性，优选延伸到元件分离区域。
并且，构成密封环的材料只要是能够防止水分扩散的材料就可以，例如优选使用金属材料也可以。
工业上的可利用性
如上详细所述，根据本发明，能够抑制来自存在于铁电电容器的周围的层间绝缘膜等的膜中的水分向铁电电容器渗入。因此，能够抑制铁电电容器的性能的恶化。
Claims (20)
1.一种半导体装置，其特征在于，具有：
半导体基板；
多个铁电电容器，其被形成在上述半导体基板的上方；
多个第一密封环，其包围从上述多个铁电电容器中选择的一个以上的铁电电容器。
2.如权利要求1所记载的半导体装置，其特征在于，具有第二密封环，该第二密封环包围从多个上述第一密封环中选择的两个以上的上述第一密封环。
3.如权利要求2所记载的半导体装置，其特征在于，上述第二密封环沿切割线形成。
4.如权利要求1所记载的半导体装置，其特征在于，具有：
多个第二密封环，其包围从多个上述第一密封环中选择的两个以上的上述第一密封环；
第三密封环，其包围全部的上述多个铁电电容器，同时包围全部的上述第二密封环。
5.如权利要求4所记载的半导体装置，其特征在于，上述第三密封环沿切割线形成。
6.如权利要求1所记载的半导体装置，其特征在于，上述第一密封环具有与上述铁电电容器同层以及在其上层形成的金属膜。
7.如权利要求6所记载的半导体装置，其特征在于，上述第一密封环还具有在上述铁电电容器的下层形成的金属膜。
8.如权利要求1所记载的半导体装置，其特征在于，具有多个配线层，上述第一密封环延伸到与上述多个配线层中位于最上层的配线层相同的高度。
9.如权利要求2所记载的半导体装置，其特征在于，上述第二密封环具有与上述铁电电容器同层以及在其上层形成的金属膜。
10.如权利要求9所记载的半导体装置，其特征在于，上述第二密封环还具有在上述铁电电容器的下层形成的金属膜。
11.如权利要求2所记载的半导体装置，其特征在于，具有多个配线层，上述第二密封环延伸到与上述多个配线层中位于最上层的配线层相同的高度。
12.如权利要求4所记载的半导体装置，其特征在于，上述第三密封环具有与上述铁电电容器同层以及在其上层形成的金属膜。
13.如权利要求12所记载的半导体装置，其特征在于，上述第三密封环还具有在上述铁电电容器的下层形成的金属膜。
14.如权利要求4所记载的半导体装置，其特征在于，具有多个配线层，上述第三密封环延伸到与上述多个配线层中位于最上层的配线层相同的高度。
15.一种半导体装置的制造方法，其特征在于，具有：
在半导体基板的上方形成多个铁电电容器的工序；
形成包围从上述多个铁电电容器中选择的一个以上的铁电电容器的多个第一密封环的工序。
16.如权利要求15所记载的半导体装置的制造方法，其特征在于，在上述形成第一密封环的工序中，将包围从多个上述第一密封环中选择的两个以上的上述第一密封环的第二密封环，与上述第一密封环同时形成。
17.如权利要求15所记载的半导体装置的制造方法，其特征在于，在上述形成第一密封环的工序中，与上述第一密封环同时形成以下部件：多个第二密封环，其包围从多个上述第一密封环中选择的两个以上的上述第一密封环；第三密封环，其在包围全部的上述多个铁电电容器的同时，包围全部的上述第二密封环。
18.如权利要求15所记载的半导体装置的制造方法，其特征在于，上述形成第一密封环的工序具有与上述铁电电容器同层及在其上层形成多个金属膜的工序。
19.如权利要求15所记载的半导体装置的制造方法，其特征在于，具有形成多个配线层的工序，将上述第一密封环延伸到与上述多个配线层中位于最上层的配线层相同的高度。
20.如权利要求15所记载的半导体装置的制造方法，其特征在于，具有在形成上述铁电电容器的工序之前，在上述半导体基板的上方形成与上述第一密封环的至少一部分相连接的金属膜的工序。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2004/007373 WO2005117120A1 (ja) | 2004-05-28 | 2004-05-28 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1926686A true CN1926686A (zh) | 2007-03-07 |
| CN1926686B CN1926686B (zh) | 2010-08-18 |
Family
ID=35451154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2004800424361A Expired - Fee Related CN1926686B (zh) | 2004-05-28 | 2004-05-28 | 半导体装置及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7652377B2 (zh) |
| JP (1) | JPWO2005117120A1 (zh) |
| CN (1) | CN1926686B (zh) |
| WO (1) | WO2005117120A1 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102110696A (zh) * | 2009-11-30 | 2011-06-29 | 索尼公司 | 固体摄像器件及其制造方法、固体摄像元件制造方法、半导体器件 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5061520B2 (ja) | 2006-07-18 | 2012-10-31 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体ウェーハ |
| JP2008198885A (ja) * | 2007-02-15 | 2008-08-28 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| KR102276546B1 (ko) * | 2014-12-16 | 2021-07-13 | 삼성전자주식회사 | 수분 방지 구조물 및/또는 가드 링, 이를 포함하는 반도체 장치 및 그 제조 방법 |
| KR102334377B1 (ko) | 2015-02-17 | 2021-12-02 | 삼성전자 주식회사 | 실링 영역 및 디커플링 커패시터 영역을 포함하는 반도체 소자 |
| US10366956B2 (en) * | 2015-06-10 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2775040B2 (ja) * | 1991-10-29 | 1998-07-09 | 株式会社 半導体エネルギー研究所 | 電気光学表示装置およびその駆動方法 |
| US5438023A (en) * | 1994-03-11 | 1995-08-01 | Ramtron International Corporation | Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like |
| JP2000277465A (ja) | 1999-03-26 | 2000-10-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4006929B2 (ja) | 2000-07-10 | 2007-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
| JP2002134506A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置 |
| JP2002262286A (ja) | 2001-03-02 | 2002-09-13 | Canon Inc | データ伝送方法、データ伝送装置、再生方法及び再生装置 |
| KR100685951B1 (ko) * | 2002-03-06 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시소자 및 그 제조방법 |
| JP3961399B2 (ja) | 2002-10-30 | 2007-08-22 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4342854B2 (ja) * | 2003-07-09 | 2009-10-14 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP4659355B2 (ja) * | 2003-12-11 | 2011-03-30 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
| KR200438861Y1 (ko) | 2006-12-28 | 2008-03-07 | 와토스코리아 주식회사 | 양변기 급수관 고정구조 |
-
2004
- 2004-05-28 WO PCT/JP2004/007373 patent/WO2005117120A1/ja active Application Filing
- 2004-05-28 CN CN2004800424361A patent/CN1926686B/zh not_active Expired - Fee Related
- 2004-05-28 JP JP2006513781A patent/JPWO2005117120A1/ja active Pending
-
2006
- 2006-09-18 US US11/522,440 patent/US7652377B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102110696A (zh) * | 2009-11-30 | 2011-06-29 | 索尼公司 | 固体摄像器件及其制造方法、固体摄像元件制造方法、半导体器件 |
| CN102110696B (zh) * | 2009-11-30 | 2013-11-06 | 索尼公司 | 固体摄像器件及其制造方法、固体摄像元件制造方法、半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2005117120A1 (ja) | 2005-12-08 |
| JPWO2005117120A1 (ja) | 2008-04-03 |
| US7652377B2 (en) | 2010-01-26 |
| CN1926686B (zh) | 2010-08-18 |
| US20070012976A1 (en) | 2007-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: FUJITSU MICROELECTRONICS CO., LTD. Free format text: FORMER OWNER: FUJITSU LIMITED Effective date: 20081107 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20081107 Address after: Tokyo, Japan Applicant after: FUJITSU MICROELECTRONICS Ltd. Address before: Kanagawa County, Japan Applicant before: Fujitsu Ltd. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C56 | Change in the name or address of the patentee |
Owner name: FUJITSU SEMICONDUCTOR CO., LTD. Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Japan's Kanagawa Prefecture Yokohama Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Japan's Kanagawa Prefecture Yokohama Patentee before: Fujitsu Microelectronics Ltd. |
|
| CP02 | Change in the address of a patent holder |
Address after: Japan's Kanagawa Prefecture Yokohama Patentee after: FUJITSU MICROELECTRONICS Ltd. Address before: Tokyo, Japan Patentee before: Fujitsu Microelectronics Ltd. |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100818 Termination date: 20200528 |