CN1914734A - 半导体装置及其制造方法 - Google Patents

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Abstract

在形成覆盖强电介质电容器的层间绝缘膜(14)后，形成氢扩散防止膜(18)、蚀刻阻止膜(19)以及层间绝缘膜(20)。然后，通过单金银线织法，在层间绝缘膜(20)内，形成具有TaN膜(21)(势垒金属膜)以及Cu膜(22)的配线。其后，进一步通过双金银线织法，形成具有Cu膜(29)的配线以及具有Cu膜(36)的配线等。

Description

半导体装置及其制造方法
技术领域
本发明涉及适合具有强电介质电容器的不挥发性存储器的半导体装置及其制造方法。
背景技术
在以往的强电介质存储器中，主要是在配线层彼此的连接中使用W插头，作为配线，使用Al配线。
但是，最近虽然有细微化的要求，但对于使用W插头以及Al配线的强电介质存储器的细微化，从制造技术以及层间容量等的观点出发，存在界限。
专利文献1
特开2001-284448号公报
专利文献2
特开2000-82684号公报
发明内容
本发明的目的在于提供一种不会降低强电介质电容器的特性，能够实现高集成的半导体装置及其制造方法。
在进行DRAM等的没有使用强电介质膜的半导体装置的细微化时，采用使用Cu配线的金银线织法。因此，若能够将金银线织法直接应用到强电介质存储器的制造工序中，则也可以轻易地实现强电介质存储器的细微化。但是，使用Cu配线的金银线织法并不能直接应用到强电介质存储器的制造中。其理由如下。
第一，在使用Cu配线的金银线织法中，为了降低配线间的容量，作为层间绝缘膜，形成低介电常数膜。作为低介电常数膜，例如使用SOG(Spin On Glass)膜以及HSQ(Hydrogen Silsesquioxane)膜等。在形成这些低介电常数膜时，使用大量的氢或者水分。但是，强电介质膜的特性是由于混入氢以及水分而明显劣化。因此，难以应用使用Cu配线的金银线织法。
第二，在构成强电介质电容器的电极的材料和Cu的接触方面也存在问题。
本申请的发明人对一面能够避免这些问题，一面又应能使强电介质存储器细微化的情况多次锐意研究的结果是，想到了下面所示的发明的各方式。
在有关本发明的半导体装置的制造方法中，在半导体基板的上方形成强电介质电容器后，形成覆盖上述强电介质电容器的第一层间绝缘膜。接着，在上述层间绝缘膜上形成氢扩散防止膜。随后，在上述氢扩散防止膜上形成蚀刻阻止膜。其后，在上述蚀刻阻止膜上形成第二层间绝缘膜。然后，形成被埋入上述第二层间绝缘膜内，含有Cu，并与上述强电介质电容器连接的配线。
附图说明
图1是表示通过有关本发明的实施方式的方法制造的强电介质存储器(半导体装置)的存储器单元阵列的构成的回路图。
图2A至图2P是按照工序的顺序，表示有关本发明的实施方式的强电介质存储器的制造方法的剖视图。
具体实施方式
下面，参照附图，就本发明的实施方式进行具体说明。图1是表示通过有关本发明的实施方式的方法制造的强电介质存储器(半导体装置)的存储器单元阵列的构成的回路图。
在该存储器单元阵列上，设置在一个方向上延伸的多条位线103，和在相对于位线103延伸的方向垂直的方向延伸的多条字线104以及板线105。另外，有关本实施方式的强电介质电容器的多个存储器单元被配置成阵列状，以便与这些位线103、字线104以及板线105所构成的格子相匹配。在各存储器单元上设置强电介质电容器101以及MOS晶体管102。
MOS晶体管102的门与字线104连接。另外，MOS晶体管102的一方的源漏与位线103连接，另一方的源漏与强电介质电容器101的一方的电极连接。然后，强电介质电容器101的另一方的电极与板线105连接。另外，各字线104以及板线105通过并列在与它们延伸的方向相同的方向上的多个MOS晶体管102被共有。同样，各位线103通过并列在与它们延伸的方向相同的方向上的多个MOS晶体管102被共有。字线104以及板线105延伸的方向、位线103延伸的方向分别被称为行方向、列方向。但是，位线103、字线104以及板线105的配置并非被限定为上述的配置。
在象上述那样构成的强电介质存储器的存储器单元阵列中，对应被设置在强电介质电容器101上的强电介质膜的分极状态，数据被存储。
接着，就有关本发明的实施方式的强电介质存储器(半导体装置)的制造方法进行说明。但是在这里，为了方便起见，针对各存储器单元的剖面构造与其制造方法一同说明。图2A至图2P是按照工序的顺序，表示有关本发明的实施方式的强电介质存储器的制造方法的剖视图。
在本实施方式中，首先，如图2A所示，在Si基板等的半导体基板1的表面，通过例如区域性硅片氧化(LOCOS：Local Oxidation ofSilicon)法，形成划分元件活性区域的元件分离绝缘膜2。接着，在由元件分离绝缘膜2所划分的元件活性区域内，形成晶体管(MOSFET)，该晶体管(MOSFET)具有门绝缘膜3、门电极4、硅化物层5、边墙6以及由低浓度扩散层21和高浓度扩散层22构成的源漏扩散层。接着，在整个面上形成氧氮化硅膜7，以覆盖MOSFET，再有，在整个面上形成二氧化硅膜8。氧氮化硅膜7是为了防止在形成二氧化硅膜8时的门绝缘膜3等的氢劣化而形成的。
然后，在二氧化硅膜8上依次形成下部电极膜9以及强电介质膜10。下部电极膜9例如是由Ti膜以及在其上形成的Pt膜构成。另外，强电介质膜10例如是由PZT(Pb(Zr，Ti)O3)膜构成。接着，进行强电介质膜10的结晶化退火。然后，在强电介质膜10上形成上部电极膜，通过对其进行图案形成，形成上部电极11。上部电极例如是由IrOx膜构成。然后，进行氧退火，该氧退火用于恢复因用了蚀刻的图案形成而造成的损伤。
然后，如图2B所示，通过进行强电介质膜10的图案形成，形成容量绝缘膜。接着，进行防止剥离用的氧退火。
接着，如图2C所示，通过溅射法，作为保护膜在整个面上形成Al203膜12。然后，为了缓和溅射法造成的损伤，进行氧退火。通过保护膜(Al203膜12)，防止来自外部的氢侵入强电介质电容器。
然后，如图2D所示，通过对Al203膜12以及下部电极膜9进行图案形成，形成下部电极。接着，进行防止剥离用的氧退火。
接着，如图2E所示，通过溅射法，作为保护膜在整个面上形成Al203膜13。然后，为了降低电容器泄漏，进行氧退火。
然后，如图2F所示，通过高密度等离子CVD法，在整个面上形成层间绝缘膜14。另外，层间绝缘膜14的厚度例如为1.5μm左右。另外，也可以通过使用TEOS的等离子CVD法，形成由氧化硅构成的层间绝缘膜14。
接着，如图2G所示，通过CMP(化学机械研磨)法，进行层间绝缘膜14的平坦化。然后，进行使用N2O气体的等离子处理。其结果为，层间绝缘膜14的表层部被若干氮化，水分难以浸入其内部。另外，该等离子处理只要是使用含有N或者O中的至少一方的气体就有效。接着，在层间绝缘膜14、Al203膜13、二氧化硅膜8以及氧氮化硅膜7上形成一直抵达晶体管的高浓度扩散层22的孔。然后，通过利用溅射法，在孔内连续形成Ti膜以及TiN膜，从而形成势垒金属膜(未图示出)。接着，进一步通过CVD(化学气相淀积)法，将W膜埋入孔内，通过CMP法，进行W膜的平坦化，据此，形成W插头15。另外，势垒金属膜可以仅仅含有TiN膜，另外，也可以含有TaN膜以及TiN膜。
接着，如图2H所示，例如通过等离子增速CVD法，作为W插头15的氧化防止膜，形成SiON膜16。
接着，如图2I所示，在SiON膜16、层间绝缘膜14、Al203膜13以及Al203膜12上形成一直抵达上部电极11的孔以及一直抵达下部电极(下部电极膜9)的孔。然后，为了恢复损伤，进行氧退火。
接着，如图2J所示，通过蚀刻遍及整个面上，除去SiON膜16，据此，使W插头15的表面露出。接着，如图2K所示，在上部电极11的表面的一部分、下部电极(下部电极膜9)的表面的一部分以及W插头15的表面露出的状态下，形成Al膜，进行该Al膜的平坦化，直至层间绝缘膜14的表面露出，据此，形成Al配线17。
然后，以恢复强电介质电容器的特性劣化为目的，例如在含有氧以及/或者氮的环境中，进行400OC至600OC的恢复退火。
接着，在整个面上，依次形成氢扩散防止膜18、蚀刻阻止膜19以及层间绝缘膜20。作为氢扩散防止膜18，例如可以形成氧化铝膜、氮化铝膜、氧化钽膜、氮化钽膜、氧化钛膜或是氧化锆膜等。氢扩散防止膜18的厚度例如可以为5nm至100nm左右。另外，氢扩散防止膜18例如可以通过物理气相淀积法(PVD)或者有机金属化学气相淀积法(MOCVD)形成。作为蚀刻阻止膜19，可以通过等离子增速CVD法，形成例如氮化硅膜或者使用TEOS(tetraethyl orthosilicate)的氧化硅膜等。另外，在形成氮化硅膜的情况下，最好采用单频或者双频的等离子增速CVD法。这是因为在采用单频或者双频的等离子增速CVD法的情况下，能够容易地抑制已经形成的强电介质膜10的特性劣化。另外，作为层间绝缘膜20，最好通过例如等离子CVD法形成SiON膜。这是因为在通过等离子CVD法形成SiON膜的情况下，抑制了氢以及水分的混入。另外，因为SiON膜是低介电常数膜，所以还可以将配线间的寄生容量抑制得较低。另外，作为层间绝缘膜20，也可以通过使用了TEOS的等离子CVD法形成氧化硅膜，还可以通过使用了TEOS以及O3的高密度等离子CVD法或者常压CVD法形成NSG(non-doped silicate glass)膜。
另外，最好在氢扩散防止膜18形成前以及/或者在蚀刻阻止膜19形成前，以200OC至450OC，进行使用了N2气体或者N2O气体的等离子处理。通过进行这样的等离子处理，可以从形成的膜中放出水分，同时，膜的表层部被若干氮化，水分难以浸入其内部。
然后，如图2M所示，采用单金银线织法，在层间绝缘膜20、蚀刻阻止膜19以及氢扩散防止膜18上依次形成槽，在其内部形成配线。在形成配线时，如图2M所示，在将TaN膜21作为势垒金属膜形成在槽的侧壁部以及底部后，在它上面形成Cu种层，通过电镀法埋入Cu膜22。然后，通过CMP法，使Cu膜22平坦化。
接着，如图2N所示，在整个面上，依次形成氢扩散防止膜23、蚀刻阻止膜24以及层间绝缘膜25-27。作为氢扩散防止膜23，例如形成与氢扩散防止膜18相同的膜，作为蚀刻阻止膜24，例如形成与蚀刻阻止膜19相同的膜。作为层间绝缘膜25以及27，例如通过等离子CVD法形成SiON膜，作为层间绝缘膜26，例如形成HSQ膜。
接着，如图2O所示，采用双金银线织法，在层间绝缘膜27-25、蚀刻阻止膜24以及氢扩散防止膜23上依次形成槽以及接触孔，在其内部形成配线。在形成配线时，如图2O所示，在将TaN膜28作为势垒金属膜形成在槽和接触孔的侧壁部以及底部后，在它上面形成Cu种层，通过电镀法埋入Cu膜29。然后，通过CMP法，使Cu膜29平坦化。
然后，如图2P所示，与氢扩散防止膜23、蚀刻阻止膜24以及层间绝缘膜25-27同样地形成氢扩散防止膜30、蚀刻阻止膜31以及层间绝缘膜32-34。再有，在这些膜上形成槽以及接触孔，在其内部，与具有TaN膜28以及Cu膜29的配线同样地形成具有TaN膜35以及Cu膜36的配线。
接着，形成层间绝缘膜以及更上层的配线等。配线的层数没有被限定。然后，形成例如由TEOS氧化膜以及SiN膜构成的罩膜，完成具有强电介质电容器的强电介质存储器。
根据这样的本实施方式，通过使用Cu配线以及低介电常数膜，可以实现强电介质存储器的细微化以及高速化。另外，在采用金银线织工艺时，因为在蚀刻阻止膜的下面形成氢扩散防止膜，所以即使是形成较多地含有氢以及水分的膜，也能够抑制强电介质电容器的劣化。
另外，在上述的实施方式中，是制造平面型的强电介质电容器，但本发明也能够应用于叠加型的强电介质电容器。在该情况下，例如与MOSFET等的晶体管连接的W插头等的接触插头的一部分与强电介质电容器的下部电极连接。
另外，强电介质膜的材料并非被限定在PZT，例如也可以使用在PZT上掺杂有Ca、Sr、La、Nb、Ta、Ir以及/或者W的材料。再有，除PZT类的膜以外，也可以形成SBT类的膜或者Bi层状类的膜。
另外，强电介质存储器的单元的构造并不是被限定于1T1C型，也可以是2T2C型。
另外，被埋入到一直抵达强电介质电容器的电极的接触孔的插头也可以作为W插头。但是，在该情况下，最好使用含有Ti膜以及TiN膜的势垒金属膜、仅含有TiN膜的势垒金属膜、或者含有TaN膜以及TiN膜的势垒金属膜。
另外，构成Cu配线的Cu膜的形成方法并非被限定于电镀法，例如也可以采用PVD法或者CVD法。
产业上利用的可能性
如以上详细地叙述，根据本发明，为了细微化，使用含有Cu的配线，同时，即使作为层间绝缘膜使用低介电常数膜，也由于氢扩散防止膜的存在，可以抑制以氢以及水分的扩散为起因的强电介质电容器的特性的劣化。特别是适合采用了与细微化相伴的0.18μm以下的配线规则的半导体装置及其制造方法。

Claims (20)

1.一种半导体装置，其特征在于，具有：
半导体基板；
形成于上述半导体基板的上方的强电介质电容器；
覆盖上述强电介质电容器的第一层间绝缘膜；
形成在上述层间绝缘膜上的氢扩散防止膜；
形成在上述氢扩散防止膜上的蚀刻阻止膜；
形成在上述蚀刻阻止膜上的第二层间绝缘膜；
被埋入上述第二层间绝缘膜内，含有Cu，并与上述强电介质电容器连接的配线。
2.如权利要求1所述的半导体装置，其特征在于，上述氢扩散防止膜是从由氧化铝膜、氮化铝膜、氧化钽膜、氮化钽膜、氧化钛膜以及氧化锆膜构成的群中选择出的一种膜。
3.如权利要求1所述的半导体装置，其特征在于，上述第二层间绝缘膜是SiON膜。
4.如权利要求1所述的半导体装置，其特征在于，具有形成在上述基板上的晶体管，
上述强电介质电容器的电极的一方与上述晶体管连接。
5.如权利要求4所述的半导体装置，其特征在于，上述含有Cu的配线与上述晶体管的电极连接。
6.如权利要求1所述的半导体装置，其特征在于，具有与上述强电介质电容器的电极连接，但不含有Cu的配线，
上述含有Cu的配线通过上述不含有Cu的配线，与上述强电介质电容器的电极电连接。
7.如权利要求1所述的半导体装置，其特征在于，上述含有Cu的配线通过势垒金属膜，与上述强电介质电容器的电极连接。
8.如权利要求7所述的半导体装置，其特征在于，上述势垒金属膜是氮化钽膜。
9.一种半导体装置的制造方法，其特征在于，具有：
在半导体基板的上方形成强电介质电容器的工序；
形成覆盖上述强电介质电容器的第一层间绝缘膜的工序；
在上述层间绝缘膜上形成氢扩散防止膜的工序；
在上述氢扩散防止膜上形成蚀刻阻止膜的工序；
在上述蚀刻阻止膜上形成第二层间绝缘膜的工序；
形成被埋入上述第二层间绝缘膜内，含有Cu，并与上述强电介质电容器连接的配线的工序。
10.如权利要求9所述的半导体装置的制造方法，其特征在于，作为上述氢扩散防止膜，形成从由氧化铝膜、氮化铝膜、氧化钽膜、氮化钽膜、氧化钛膜以及氧化锆膜构成的群中选择出的一种膜。
11.如权利要求9所述的半导体装置的制造方法，其特征在于，作为上述第二层间绝缘膜，形成SiON膜。
12.如权利要求9所述的半导体装置的制造方法，其特征在于，具有在形成上述强电介质电容器的工序之前，在上述半导体基板的表面上，形成与设置在上述强电介质电容器上的一方的电极连接的晶体管的工序。
13.如权利要求12所述的半导体装置的制造方法，其特征在于，将上述含有Cu的配线与上述晶体管的电极连接。
14.如权利要求9所述的半导体装置的制造方法，其特征在于，具有形成与上述强电介质电容器的电极连接，并不含有Cu的配线的工序，
通过上述不含有Cu的配线，将上述含有Cu的配线与上述强电介质电容器的电极电连接。
15.如权利要求9所述的半导体装置的制造方法，其特征在于，通过势垒金属膜，将上述含有Cu的配线与上述强电介质电容器的电极连接。
16.如权利要求15所述的半导体装置的制造方法，其特征在于，作为上述势垒金属膜，形成具有氮化钽膜的膜。
17.如权利要求9所述的半导体装置的制造方法，其特征在于，作为上述蚀刻阻止膜，通过单频或者双频的等离子增速CVD法，形成氮化硅膜。
18.如权利要求9所述的半导体装置的制造方法，其特征在于，在形成上述第一层间绝缘膜的工序和形成上述氢扩散防止膜的工序之间，具有使用含有N或者O中的至少一个的气体，以200℃至450℃，对上述第一层间绝缘膜进行等离子处理的工序。
19.如权利要求9所述的半导体装置的制造方法，其特征在于，在形成上述氢扩散防止膜的工序和形成上述蚀刻阻止膜的工序之间，具有使用含有N或者O中的至少一个的气体，以200℃至450℃，对上述氢扩散防止膜进行等离子处理的工序。
20.如权利要求9所述的半导体装置的制造方法，其特征在于，在形成第一层间绝缘膜的工序和形成上述氢扩散防止膜的工序之间，具有：
形成与上述强电介质电容器的电极连接的插头的工序；
在含有N或者O中的至少一个的环境中，以400℃至600℃，进行退火处理的工序。
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