JP2001284448A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001284448A JP2001284448A JP2000092495A JP2000092495A JP2001284448A JP 2001284448 A JP2001284448 A JP 2001284448A JP 2000092495 A JP2000092495 A JP 2000092495A JP 2000092495 A JP2000092495 A JP 2000092495A JP 2001284448 A JP2001284448 A JP 2001284448A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- semiconductor device
- diffusion
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 配線と層間絶縁膜の界面付近にＴｉＳｉXＯY
ＦZ層が形成されるのを抑制することにより、配線が層
間絶縁膜表面から剥がれるデラミネーションの発生を抑
制できる半導体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置は、下層Ａｌ合
金配線１０上に形成されたＦＳＧ膜１３と、このＦＳＧ
膜１３上に形成されたフッ素の拡散を防止する拡散防止
膜１４と、この拡散防止膜１４上に形成されたキャップ
酸化膜１５と、このキャップ酸化膜１５上に形成された
上層Ａｌ合金配線２７と、を具備し、上記上層Ａｌ合金
配線２７の下部には少なくともＴｉを含む膜２２が形成
されている。
ＦZ層が形成されるのを抑制することにより、配線が層
間絶縁膜表面から剥がれるデラミネーションの発生を抑
制できる半導体装置及びその製造方法を提供する。 【解決手段】 本発明に係る半導体装置は、下層Ａｌ合
金配線１０上に形成されたＦＳＧ膜１３と、このＦＳＧ
膜１３上に形成されたフッ素の拡散を防止する拡散防止
膜１４と、この拡散防止膜１４上に形成されたキャップ
酸化膜１５と、このキャップ酸化膜１５上に形成された
上層Ａｌ合金配線２７と、を具備し、上記上層Ａｌ合金
配線２７の下部には少なくともＴｉを含む膜２２が形成
されている。
Description
【０００１】
【発明の属する技術分野】本発明は、配線が層間絶縁膜
表面から剥がれるデラミネーションの発生を抑制した半
導体装置及びその製造方法に関する。
表面から剥がれるデラミネーションの発生を抑制した半
導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図１１は、従来の半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【０００３】まず、シリコン基板（図示せず）上に絶縁
膜１０１を形成し、この絶縁膜１０１上にスパッタ法に
よりバリアメタル層１０３を堆積する。このバリアメタ
ル層１０３は、上層がＴｉＮ層、下層がＴｉ層からなる
積層構造を有している。次に、このバリアメタル層１０
３上にスパッタ法によりＡｌ合金膜１０４を堆積し、こ
のＡｌ合金膜１０４上にスパッタ法によりＴｉＮ膜１０
５を堆積する。
膜１０１を形成し、この絶縁膜１０１上にスパッタ法に
よりバリアメタル層１０３を堆積する。このバリアメタ
ル層１０３は、上層がＴｉＮ層、下層がＴｉ層からなる
積層構造を有している。次に、このバリアメタル層１０
３上にスパッタ法によりＡｌ合金膜１０４を堆積し、こ
のＡｌ合金膜１０４上にスパッタ法によりＴｉＮ膜１０
５を堆積する。
【０００４】この後、ＴｉＮ膜１０５、Ａｌ合金膜１０
４及びバリアメタル層１０３をパターニングすることに
より、絶縁膜１０１上にはＡｌ合金膜１０４等からなる
下層Ａｌ合金配線１０７が形成される。
４及びバリアメタル層１０３をパターニングすることに
より、絶縁膜１０１上にはＡｌ合金膜１０４等からなる
下層Ａｌ合金配線１０７が形成される。
【０００５】次に、このＡｌ合金配線１０７及び絶縁膜
１０１の上に高密度プラズマＣＶＤ(Chemical Vapor De
position)法によりＦＳＧ膜(Ｆ添加ＳｉＯ2)１０９を堆
積する。ここで、層間絶縁膜としてＦＳＧ膜１０９を用
いる理由は、比誘電率の低い膜を用いることにより配線
間容量を低減させるためである。ＦＳＧ膜中のフッ素濃
度を高くするほど、ＦＳＧ膜の比誘電率は低くなる。
１０１の上に高密度プラズマＣＶＤ(Chemical Vapor De
position)法によりＦＳＧ膜(Ｆ添加ＳｉＯ2)１０９を堆
積する。ここで、層間絶縁膜としてＦＳＧ膜１０９を用
いる理由は、比誘電率の低い膜を用いることにより配線
間容量を低減させるためである。ＦＳＧ膜中のフッ素濃
度を高くするほど、ＦＳＧ膜の比誘電率は低くなる。
【０００６】この後、このＦＳＧ膜１０９上にＴＥＯＳ
(Tetra Ethyl OrthoSilicate)等からなるキャップ酸化
膜１１０を堆積する。次に、キャップ酸化膜１１０の表
面をＣＭＰ(Chemical Mechanical Polishing)で研磨す
ることにより、キャップ酸化膜の表面が平坦化される。
なお、ＦＳＧ膜１０９上にキャップ酸化膜１１０を形成
する理由は、ＣＭＰ研磨の際にＦＳＧ膜１０９に水分が
入り込まないようにするためである。ＦＳＧ膜は、吸湿
しやすく、吸湿すると膜の比誘電率が上昇し、また、配
線の信頼性を損なうことになる。
(Tetra Ethyl OrthoSilicate)等からなるキャップ酸化
膜１１０を堆積する。次に、キャップ酸化膜１１０の表
面をＣＭＰ(Chemical Mechanical Polishing)で研磨す
ることにより、キャップ酸化膜の表面が平坦化される。
なお、ＦＳＧ膜１０９上にキャップ酸化膜１１０を形成
する理由は、ＣＭＰ研磨の際にＦＳＧ膜１０９に水分が
入り込まないようにするためである。ＦＳＧ膜は、吸湿
しやすく、吸湿すると膜の比誘電率が上昇し、また、配
線の信頼性を損なうことになる。
【０００７】この後、キャップ酸化膜１１０及びＦＳＧ
膜１０９に、Ａｌ合金配線１０７上に位置するビアホー
ル１１０ａをエッチングにより形成する。次に、このビ
アホール１１０ａの底面及び内側面にバリアメタル層１
０８を形成し、このバリアメタル層１０８内（ビアホー
ル内）にＷプラグ１１１を埋め込む。
膜１０９に、Ａｌ合金配線１０７上に位置するビアホー
ル１１０ａをエッチングにより形成する。次に、このビ
アホール１１０ａの底面及び内側面にバリアメタル層１
０８を形成し、このバリアメタル層１０８内（ビアホー
ル内）にＷプラグ１１１を埋め込む。
【０００８】次に、このＷプラグ１１１及びキャップ酸
化膜１１０の上にスパッタ法によりバリアメタル層１１
２を堆積し、このバリアメタル層１１２上にスパッタ法
によりＡｌ合金膜１１３を堆積し、このＡｌ合金膜１１
３上にＴｉＮ膜１１４を堆積する。この後、ＴｉＮ膜１
１４、Ａｌ合金膜１１３及びバリアメタル層１１２をパ
ターニングすることにより、Ｗプラグ１１１上にはＡｌ
合金膜１１３等からなる上層Ａｌ合金配線１１６が形成
される。
化膜１１０の上にスパッタ法によりバリアメタル層１１
２を堆積し、このバリアメタル層１１２上にスパッタ法
によりＡｌ合金膜１１３を堆積し、このＡｌ合金膜１１
３上にＴｉＮ膜１１４を堆積する。この後、ＴｉＮ膜１
１４、Ａｌ合金膜１１３及びバリアメタル層１１２をパ
ターニングすることにより、Ｗプラグ１１１上にはＡｌ
合金膜１１３等からなる上層Ａｌ合金配線１１６が形成
される。
【０００９】
【発明が解決しようとする課題】ところで、上記従来の
半導体装置では、比誘電率の低いＦＳＧ膜１０９を上層
Ａｌ合金配線１１６と下層Ａｌ合金配線１０７との間に
配置しているため、配線層間及び配線間容量を低減させ
ることができる。しかし、Ａｌ合金配線１１６を形成し
た後に、さらにその上に層間絶縁膜を形成し、その上に
配線を形成するなどのプロセスが続いていくのが通常で
あり、このようなプロセスでＦＳＧ膜に熱が加えられる
ことになる。このようなプロセス温度が加わると、ＦＳ
Ｇ膜１０９中のフッ素がＨＦとなってキャップ酸化膜１
１０中を拡散してバリアメタル層１１２とキャップ酸化
膜１１０の界面まで到達する。これにより、この界面付
近にＴｉ、Ｏ、Ｆ、Ｓｉからなる層（ＴｉＳｉXＯYＦZ
層）が形成される。この層がバリアメタル層１１２とキ
ャップ酸化膜１１０との密着強度を低下させ、その結
果、プロセス中に図１１に示すようにＡｌ合金配線１１
６がキャップ酸化膜１１０から剥がれるデラミネーショ
ンが発生することがある。
半導体装置では、比誘電率の低いＦＳＧ膜１０９を上層
Ａｌ合金配線１１６と下層Ａｌ合金配線１０７との間に
配置しているため、配線層間及び配線間容量を低減させ
ることができる。しかし、Ａｌ合金配線１１６を形成し
た後に、さらにその上に層間絶縁膜を形成し、その上に
配線を形成するなどのプロセスが続いていくのが通常で
あり、このようなプロセスでＦＳＧ膜に熱が加えられる
ことになる。このようなプロセス温度が加わると、ＦＳ
Ｇ膜１０９中のフッ素がＨＦとなってキャップ酸化膜１
１０中を拡散してバリアメタル層１１２とキャップ酸化
膜１１０の界面まで到達する。これにより、この界面付
近にＴｉ、Ｏ、Ｆ、Ｓｉからなる層（ＴｉＳｉXＯYＦZ
層）が形成される。この層がバリアメタル層１１２とキ
ャップ酸化膜１１０との密着強度を低下させ、その結
果、プロセス中に図１１に示すようにＡｌ合金配線１１
６がキャップ酸化膜１１０から剥がれるデラミネーショ
ンが発生することがある。
【００１０】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、配線と層間絶縁膜の界面
付近にＴｉＳｉXＯYＦZ層が形成されるのを抑制するこ
とにより、配線が層間絶縁膜表面から剥がれるデラミネ
ーションの発生を抑制できる半導体装置及びその製造方
法を提供することにある。
れたものであり、その目的は、配線と層間絶縁膜の界面
付近にＴｉＳｉXＯYＦZ層が形成されるのを抑制するこ
とにより、配線が層間絶縁膜表面から剥がれるデラミネ
ーションの発生を抑制できる半導体装置及びその製造方
法を提供することにある。
【００１１】
【課題を解決するための手段】本発明に係る半導体装置
は、下層配線上に形成されたフッ素を含む酸化膜と、こ
の酸化膜上に形成された、上記フッ素を含む酸化膜のフ
ッ素の拡散を防止する拡散防止膜と、この拡散防止膜上
に形成された絶縁膜と、この絶縁膜上に形成された上層
配線と、を具備し、上記上層配線の下部には少なくとも
Ｔｉを含む膜が形成されていることを特徴とする。
は、下層配線上に形成されたフッ素を含む酸化膜と、こ
の酸化膜上に形成された、上記フッ素を含む酸化膜のフ
ッ素の拡散を防止する拡散防止膜と、この拡散防止膜上
に形成された絶縁膜と、この絶縁膜上に形成された上層
配線と、を具備し、上記上層配線の下部には少なくとも
Ｔｉを含む膜が形成されていることを特徴とする。
【００１２】上記半導体装置によれば、比誘電率の低い
フッ素を含む酸化膜を上層配線と下層配線の間に配置し
ても、上層配線が絶縁膜から剥がれるというデラミネー
ションの発生を抑制できる。すなわち、上層配線を形成
した後の熱工程によりフッ素を含む酸化膜に熱が加えら
れても、絶縁膜とフッ素を含む酸化膜との間に拡散防止
膜を形成しているため、フッ素を含む酸化膜中のフッ素
が絶縁膜中を拡散することを抑制できる。これにより、
上層配線の下部と絶縁膜の界面付近にＴｉＳｉ XＯYＦZ
層が形成されるのを抑制できる。従って、少なくともＴ
ｉを含む膜と絶縁膜との密着強度の低下を抑制でき、そ
の結果、デラミネーションの発生を抑制することができ
る。
フッ素を含む酸化膜を上層配線と下層配線の間に配置し
ても、上層配線が絶縁膜から剥がれるというデラミネー
ションの発生を抑制できる。すなわち、上層配線を形成
した後の熱工程によりフッ素を含む酸化膜に熱が加えら
れても、絶縁膜とフッ素を含む酸化膜との間に拡散防止
膜を形成しているため、フッ素を含む酸化膜中のフッ素
が絶縁膜中を拡散することを抑制できる。これにより、
上層配線の下部と絶縁膜の界面付近にＴｉＳｉ XＯYＦZ
層が形成されるのを抑制できる。従って、少なくともＴ
ｉを含む膜と絶縁膜との密着強度の低下を抑制でき、そ
の結果、デラミネーションの発生を抑制することができ
る。
【００１３】本発明に係る半導体装置は、下層配線上に
形成されたフッ素を含む酸化膜と、この酸化膜上に形成
された、表面が平坦化された絶縁膜と、この絶縁膜上に
形成されたフッ素の拡散を防止する拡散防止膜と、この
拡散防止膜上に形成された上層配線と、を具備し、上記
上層配線の下部には少なくともＴｉを含む膜が形成され
ていることを特徴とする。
形成されたフッ素を含む酸化膜と、この酸化膜上に形成
された、表面が平坦化された絶縁膜と、この絶縁膜上に
形成されたフッ素の拡散を防止する拡散防止膜と、この
拡散防止膜上に形成された上層配線と、を具備し、上記
上層配線の下部には少なくともＴｉを含む膜が形成され
ていることを特徴とする。
【００１４】また、本発明に係る半導体装置において
は、上記下層配線の上部には少なくともＴｉを含む膜が
形成されており、この少なくともＴｉを含む膜と上記フ
ッ素を含む酸化膜との間には拡散防止膜が形成されてい
ることも可能である。これにより、下層配線の上部とフ
ッ素を含む酸化膜の界面付近にＴｉＳｉXＯYＦZ層が形
成されるのを抑制でき、少なくともＴｉを含む膜とフッ
素を含む酸化膜との密着強度の低下を抑制でき、その結
果、デラミネーションの発生を抑制することができる。
は、上記下層配線の上部には少なくともＴｉを含む膜が
形成されており、この少なくともＴｉを含む膜と上記フ
ッ素を含む酸化膜との間には拡散防止膜が形成されてい
ることも可能である。これにより、下層配線の上部とフ
ッ素を含む酸化膜の界面付近にＴｉＳｉXＯYＦZ層が形
成されるのを抑制でき、少なくともＴｉを含む膜とフッ
素を含む酸化膜との密着強度の低下を抑制でき、その結
果、デラミネーションの発生を抑制することができる。
【００１５】また、本発明に係る半導体装置において、
上記拡散防止膜は、屈折率が１．４７０以上、１．５６
０以下の値をとるシリコン酸化膜、アモルファスＳｉ
膜、多結晶状態のＳｉ膜、ＳｉＮ膜、ＳｉＯＮ膜及びＳ
ｉＣ膜のうちのいずれかであることが好ましい。
上記拡散防止膜は、屈折率が１．４７０以上、１．５６
０以下の値をとるシリコン酸化膜、アモルファスＳｉ
膜、多結晶状態のＳｉ膜、ＳｉＮ膜、ＳｉＯＮ膜及びＳ
ｉＣ膜のうちのいずれかであることが好ましい。
【００１６】本発明に係る半導体装置の製造方法は、第
１の絶縁膜上に下層配線を形成する第１工程と、この下
層配線及び絶縁膜の上にフッ素を含む酸化膜を形成する
第２工程と、この酸化膜上に拡散防止膜を形成する第３
工程と、この拡散防止膜上に第２の絶縁膜を形成する第
４工程と、第２の絶縁膜上に、少なくともＴｉを含む膜
を下部に有する上層配線を形成する第５工程と、を具備
することを特徴とする。
１の絶縁膜上に下層配線を形成する第１工程と、この下
層配線及び絶縁膜の上にフッ素を含む酸化膜を形成する
第２工程と、この酸化膜上に拡散防止膜を形成する第３
工程と、この拡散防止膜上に第２の絶縁膜を形成する第
４工程と、第２の絶縁膜上に、少なくともＴｉを含む膜
を下部に有する上層配線を形成する第５工程と、を具備
することを特徴とする。
【００１７】また、本発明に係る半導体装置の製造方法
においては、上記第４工程と第５工程の間に、第２の絶
縁膜を平坦化する工程をさらに含むことも可能である。
においては、上記第４工程と第５工程の間に、第２の絶
縁膜を平坦化する工程をさらに含むことも可能である。
【００１８】本発明に係る半導体装置の製造方法は、第
１の絶縁膜上に下層配線を形成する第１工程と、この下
層配線及び絶縁膜の上にフッ素を含む酸化膜を形成する
第２工程と、この酸化膜上に第２絶縁膜を形成する第３
工程と、第２の絶縁膜上に拡散防止膜を形成する第４工
程と、この拡散防止膜上に、少なくともＴｉを含む膜を
下部に有する上層配線を形成する第５工程と、を具備す
ることを特徴とする。
１の絶縁膜上に下層配線を形成する第１工程と、この下
層配線及び絶縁膜の上にフッ素を含む酸化膜を形成する
第２工程と、この酸化膜上に第２絶縁膜を形成する第３
工程と、第２の絶縁膜上に拡散防止膜を形成する第４工
程と、この拡散防止膜上に、少なくともＴｉを含む膜を
下部に有する上層配線を形成する第５工程と、を具備す
ることを特徴とする。
【００１９】また、本発明に係る半導体装置の製造方法
においては、上記第３工程と第４工程の間に、第２の絶
縁膜を平坦化する工程をさらに含むことも可能である。
においては、上記第３工程と第４工程の間に、第２の絶
縁膜を平坦化する工程をさらに含むことも可能である。
【００２０】また、本発明に係る半導体装置の製造方法
において、上記拡散防止膜は、屈折率が１．４７０以
上、１．５６０以下の値をとるシリコン酸化膜、アモル
ファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ膜、ＳｉＯ
Ｎ膜及びＳｉＣ膜のうちのいずれかであることが好まし
い。
において、上記拡散防止膜は、屈折率が１．４７０以
上、１．５６０以下の値をとるシリコン酸化膜、アモル
ファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ膜、ＳｉＯ
Ｎ膜及びＳｉＣ膜のうちのいずれかであることが好まし
い。
【００２１】また、本発明に係る半導体装置の製造方法
において、上記第１工程は、第１の絶縁膜上にバリアメ
タル層を形成し、このバリアメタル層上に配線材料膜を
形成し、この配線材料膜上に少なくともＴｉを含む膜を
形成し、この膜上にフッ素の拡散防止効果を有するハー
ドマスク膜を形成し、このハードマスク膜上にレジスト
膜を設け、このレジスト膜をマスクとしてハードマスク
膜をエッチングし、このハードマスク膜をマスクとして
上記少なくともＴｉを含む膜、配線材料膜及びバリアメ
タル層をエッチングすることにより、第１の絶縁膜上に
下層配線を形成する工程であることも可能である。
において、上記第１工程は、第１の絶縁膜上にバリアメ
タル層を形成し、このバリアメタル層上に配線材料膜を
形成し、この配線材料膜上に少なくともＴｉを含む膜を
形成し、この膜上にフッ素の拡散防止効果を有するハー
ドマスク膜を形成し、このハードマスク膜上にレジスト
膜を設け、このレジスト膜をマスクとしてハードマスク
膜をエッチングし、このハードマスク膜をマスクとして
上記少なくともＴｉを含む膜、配線材料膜及びバリアメ
タル層をエッチングすることにより、第１の絶縁膜上に
下層配線を形成する工程であることも可能である。
【００２２】また、本発明に係る半導体装置の製造方法
において、上記ハードマスク膜は、屈折率が１．４７０
以上、１．５６０以下の値をとるシリコン酸化膜、アモ
ルファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ膜、Ｓｉ
ＯＮ膜及びＳｉＣ膜のうちのいずれかであることが好ま
しい。
において、上記ハードマスク膜は、屈折率が１．４７０
以上、１．５６０以下の値をとるシリコン酸化膜、アモ
ルファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ膜、Ｓｉ
ＯＮ膜及びＳｉＣ膜のうちのいずれかであることが好ま
しい。
【００２３】
【発明の実施の形態】以下、図面を参照して本発明の一
実施の形態について説明する。
実施の形態について説明する。
【００２４】図１〜図６は、本発明の第１の実施の形態
による半導体装置の製造方法を示す断面図である。
による半導体装置の製造方法を示す断面図である。
【００２５】まず、図２に示すように、シリコン基板
（図示せず）の上方に絶縁膜１を形成し、この絶縁膜１
上にスパッタ法によりバリアメタル層２を堆積する。こ
のバリアメタル層２は、上層がＴｉＮ層、下層がＴｉ層
からなる積層構造であっても良いが、ＴｉＮ層のみから
なる構造であっても良い。次に、このバリアメタル層２
上にスパッタ法によりＡｌ合金膜３を堆積し、このＡｌ
合金膜３上にスパッタ法により反射防止の効果を有する
ＴｉＮ膜４を堆積する。
（図示せず）の上方に絶縁膜１を形成し、この絶縁膜１
上にスパッタ法によりバリアメタル層２を堆積する。こ
のバリアメタル層２は、上層がＴｉＮ層、下層がＴｉ層
からなる積層構造であっても良いが、ＴｉＮ層のみから
なる構造であっても良い。次に、このバリアメタル層２
上にスパッタ法によりＡｌ合金膜３を堆積し、このＡｌ
合金膜３上にスパッタ法により反射防止の効果を有する
ＴｉＮ膜４を堆積する。
【００２６】この後、ＴｉＮ膜４上にハードマスク膜５
を形成する。このハードマスク膜５は、後述するＡｌ合
金配線を形成する工程でエッチングマスクとして作用す
るものであり、具体的にはＣＶＤ法により堆積されたＳ
ｉＯ2膜、又は、回転塗布法により塗布された無機ＳＯ
Ｇ(Spin On Glass)膜などを用いることが好ましく、Ｃ
ＶＤ法により堆積されたＳｉリッチなシリコン酸化膜、
アモルファスＳｉ膜、ＳｉＮ膜、ＳｉＯＮ膜又はＳｉＣ
膜を用いることが更に好ましい。ここで、Ｓｉリッチな
シリコン酸化膜とは、膜中に含まれるＳｉの原子数が、
総原子数の１／３よりも多く含まれ、屈折率が１．４７
０以上、１．５６０以下の値をとるシリコン酸化膜をい
う。次に、ハードマスク膜５上にフォトレジスト膜７を
設ける。
を形成する。このハードマスク膜５は、後述するＡｌ合
金配線を形成する工程でエッチングマスクとして作用す
るものであり、具体的にはＣＶＤ法により堆積されたＳ
ｉＯ2膜、又は、回転塗布法により塗布された無機ＳＯ
Ｇ(Spin On Glass)膜などを用いることが好ましく、Ｃ
ＶＤ法により堆積されたＳｉリッチなシリコン酸化膜、
アモルファスＳｉ膜、ＳｉＮ膜、ＳｉＯＮ膜又はＳｉＣ
膜を用いることが更に好ましい。ここで、Ｓｉリッチな
シリコン酸化膜とは、膜中に含まれるＳｉの原子数が、
総原子数の１／３よりも多く含まれ、屈折率が１．４７
０以上、１．５６０以下の値をとるシリコン酸化膜をい
う。次に、ハードマスク膜５上にフォトレジスト膜７を
設ける。
【００２７】この後、図３に示すように、このフォトレ
ジスト膜７をマスクとしてハードマスク膜５をエッチン
グし、フォトレジスト膜７を剥離する。これにより、Ｔ
ｉＮ膜４上にはハードマスク膜からなるエッチングマス
ク５ａ，５ｂが形成される。
ジスト膜７をマスクとしてハードマスク膜５をエッチン
グし、フォトレジスト膜７を剥離する。これにより、Ｔ
ｉＮ膜４上にはハードマスク膜からなるエッチングマス
ク５ａ，５ｂが形成される。
【００２８】次に、図４に示すように、エッチングマス
ク５ａ，５ｂをマスクとしてＴｉＮ膜４、Ａｌ合金膜３
及びバリアメタル層２をエッチングする。これにより、
絶縁膜１上にはＡｌ合金膜３等からなる下層Ａｌ合金配
線１０が形成される。
ク５ａ，５ｂをマスクとしてＴｉＮ膜４、Ａｌ合金膜３
及びバリアメタル層２をエッチングする。これにより、
絶縁膜１上にはＡｌ合金膜３等からなる下層Ａｌ合金配
線１０が形成される。
【００２９】この後、図５に示すように、Ａｌ合金配線
１０を含む全面上に高密度プラズマＣＶＤ法によりシリ
コン酸化膜１２を堆積し、このシリコン酸化膜１２上に
高密度プラズマＣＶＤ法によりＦＳＧ膜(Ｆ添加Ｓｉ
Ｏ2)１３を堆積する。この際の堆積条件は、ソースガス
として、フッ素化合物ガスと、珪素化合物ガスと、酸化
剤の作用をもつガスと、希ガスと、を用いる。前記フッ
素化合物ガスとして、ＳｉＦ4、又はＳｉＨ2Ｆ2、又は
Ｃ2Ｆ6、又はＮＦ3の少なくとも１種、前記珪素化合物
ガスとして、ＳｉＨ4、又はＳｉＨ2Ｆ2の少なくとも１
種、酸化剤として、Ｏ2又はＮ2Ｏの少なくとも１種、希
ガスとしてＡｒを用いることが好ましい。ここで、層間
絶縁膜としてＦＳＧ膜１３を用いる理由は、比誘電率の
低い膜を用いることにより配線間容量を低減させるため
である。ＦＳＧ膜中のフッ素濃度を高くするほど、ＦＳ
Ｇ膜の比誘電率は低くなる。
１０を含む全面上に高密度プラズマＣＶＤ法によりシリ
コン酸化膜１２を堆積し、このシリコン酸化膜１２上に
高密度プラズマＣＶＤ法によりＦＳＧ膜(Ｆ添加Ｓｉ
Ｏ2)１３を堆積する。この際の堆積条件は、ソースガス
として、フッ素化合物ガスと、珪素化合物ガスと、酸化
剤の作用をもつガスと、希ガスと、を用いる。前記フッ
素化合物ガスとして、ＳｉＦ4、又はＳｉＨ2Ｆ2、又は
Ｃ2Ｆ6、又はＮＦ3の少なくとも１種、前記珪素化合物
ガスとして、ＳｉＨ4、又はＳｉＨ2Ｆ2の少なくとも１
種、酸化剤として、Ｏ2又はＮ2Ｏの少なくとも１種、希
ガスとしてＡｒを用いることが好ましい。ここで、層間
絶縁膜としてＦＳＧ膜１３を用いる理由は、比誘電率の
低い膜を用いることにより配線間容量を低減させるため
である。ＦＳＧ膜中のフッ素濃度を高くするほど、ＦＳ
Ｇ膜の比誘電率は低くなる。
【００３０】次に、このＦＳＧ膜１３上に拡散防止膜１
４を形成する。この拡散防止膜１４は、ＦＳＧ膜１３の
中のフッ素が後の熱工程により上方の膜へ拡散するのを
防止するものである。具体的な拡散防止膜１４として
は、Ｓｉリッチなシリコン酸化膜、ＳｉＮ膜、ＳｉＯＮ
膜、アモルファスＳｉ膜又はＳｉＣ膜を用いることが好
ましい。Ｓｉリッチなシリコン酸化膜は、ソースガスに
ＳｉＨ4又はＴＥＯＳのどちらか一方と、Ｏ2又はＮ2Ｏ
のどちらか一方を含み、プラズマＣＶＤ法又は高密度プ
ラズマＣＶＤ法により厚さ０．０５〜０．２０μｍ程度
堆積することが望ましい。また、ＳｉＮ膜は、ソースガ
スにＳｉＨ4、ＮＨ3、Ｎ2を含み、プラズマＣＶＤ法に
より、厚さ０．０５〜０．２０μｍ程度堆積することが
望ましい。また、アモルファスＳｉ膜は、スパッタ法に
より厚さ０．０５〜０．２０μｍ程度堆積することが望
ましい。また、ＳｉＣ膜は、ソースガスにアルキルシラ
ンガスと、不活性ガスと、を用い、アルキルシランガス
としては、トリメチルシラン又はテトラメチルシランの
少なくともどちらかを含み、不活性ガスにはＮ2を用
い、ＣＶＤ法により厚さ０．０５〜０．２０μｍ程度堆
積することが望ましい。
４を形成する。この拡散防止膜１４は、ＦＳＧ膜１３の
中のフッ素が後の熱工程により上方の膜へ拡散するのを
防止するものである。具体的な拡散防止膜１４として
は、Ｓｉリッチなシリコン酸化膜、ＳｉＮ膜、ＳｉＯＮ
膜、アモルファスＳｉ膜又はＳｉＣ膜を用いることが好
ましい。Ｓｉリッチなシリコン酸化膜は、ソースガスに
ＳｉＨ4又はＴＥＯＳのどちらか一方と、Ｏ2又はＮ2Ｏ
のどちらか一方を含み、プラズマＣＶＤ法又は高密度プ
ラズマＣＶＤ法により厚さ０．０５〜０．２０μｍ程度
堆積することが望ましい。また、ＳｉＮ膜は、ソースガ
スにＳｉＨ4、ＮＨ3、Ｎ2を含み、プラズマＣＶＤ法に
より、厚さ０．０５〜０．２０μｍ程度堆積することが
望ましい。また、アモルファスＳｉ膜は、スパッタ法に
より厚さ０．０５〜０．２０μｍ程度堆積することが望
ましい。また、ＳｉＣ膜は、ソースガスにアルキルシラ
ンガスと、不活性ガスと、を用い、アルキルシランガス
としては、トリメチルシラン又はテトラメチルシランの
少なくともどちらかを含み、不活性ガスにはＮ2を用
い、ＣＶＤ法により厚さ０．０５〜０．２０μｍ程度堆
積することが望ましい。
【００３１】この後、拡散防止膜１４上にプラズマＣＶ
Ｄ法又は高密度プラズマＣＶＤ法によりキャップ酸化膜
（シリコン酸化膜）１５を堆積する。
Ｄ法又は高密度プラズマＣＶＤ法によりキャップ酸化膜
（シリコン酸化膜）１５を堆積する。
【００３２】次に、図６に示すように、キャップ酸化膜
１５の表面をＣＭＰ研磨することにより、キャップ酸化
膜の表面が平坦化される。
１５の表面をＣＭＰ研磨することにより、キャップ酸化
膜の表面が平坦化される。
【００３３】この後、図１に示すように、キャップ酸化
膜１５上にスパッタ法によりバリアメタル層２２を堆積
する。このバリアメタル層２２は、上層がＴｉＮ層、下
層がＴｉ層からなる積層構造であっても良いが、ＴｉＮ
層のみからなる構造であっても良い。次に、このバリア
メタル層２２上にスパッタ法によりＡｌ合金膜２３を堆
積し、このＡｌ合金膜２３上にスパッタ法によりＴｉＮ
膜２４を堆積する。ＴｉＮ膜は次のフォト工程で反射防
止膜となるため形成している。
膜１５上にスパッタ法によりバリアメタル層２２を堆積
する。このバリアメタル層２２は、上層がＴｉＮ層、下
層がＴｉ層からなる積層構造であっても良いが、ＴｉＮ
層のみからなる構造であっても良い。次に、このバリア
メタル層２２上にスパッタ法によりＡｌ合金膜２３を堆
積し、このＡｌ合金膜２３上にスパッタ法によりＴｉＮ
膜２４を堆積する。ＴｉＮ膜は次のフォト工程で反射防
止膜となるため形成している。
【００３４】次に、ＴｉＮ膜２４上にハードマスク膜２
５を形成する。このハードマスク膜２５は、上記ハード
マスク膜５と同様のものを用いる。この後、ハードマス
ク膜２５上にフォトレジスト膜（図示せず）を設け、こ
のフォトレジスト膜をマスクとしてハードマスク膜２５
をエッチングし、フォトレジスト膜を剥離する。これに
より、ＴｉＮ膜２４上にはハードマスク膜からなるエッ
チングマスクが形成される。
５を形成する。このハードマスク膜２５は、上記ハード
マスク膜５と同様のものを用いる。この後、ハードマス
ク膜２５上にフォトレジスト膜（図示せず）を設け、こ
のフォトレジスト膜をマスクとしてハードマスク膜２５
をエッチングし、フォトレジスト膜を剥離する。これに
より、ＴｉＮ膜２４上にはハードマスク膜からなるエッ
チングマスクが形成される。
【００３５】次に、このエッチングマスクをマスクとし
てＴｉＮ膜２４、Ａｌ合金膜２３及びバリアメタル層２
２をエッチングする。これにより、キャップ酸化膜１５
上にはＡｌ合金膜２３等からなる上層Ａｌ合金配線２７
が形成される。
てＴｉＮ膜２４、Ａｌ合金膜２３及びバリアメタル層２
２をエッチングする。これにより、キャップ酸化膜１５
上にはＡｌ合金膜２３等からなる上層Ａｌ合金配線２７
が形成される。
【００３６】上記第１の実施の形態によれば、比誘電率
の低いＦＳＧ膜１３を上層Ａｌ合金配線２７と下層Ａｌ
合金配線１０との間に配置しても、上層Ａｌ合金配線２
７がキャップ酸化膜１５から剥がれるというデラミネー
ションの発生を抑制することができる。すなわち、Ａｌ
合金配線２７を形成した後の熱工程によりＦＳＧ膜１３
に熱が加えられても、キャップ酸化膜１５とＦＳＧ膜１
３との間に拡散防止膜１４を形成しているため、ＦＳＧ
膜１３中のフッ素がキャップ酸化膜１５中を拡散するこ
とを抑制できる。これにより、バリアメタル層２２とキ
ャップ酸化膜１５の界面付近にＴｉＳｉXＯYＦZ層が形
成されるのを抑制できる。従って、バリアメタル層２２
とキャップ酸化膜１５との密着強度の低下を抑制でき、
その結果、デラミネーションの発生を抑制することがで
きる。
の低いＦＳＧ膜１３を上層Ａｌ合金配線２７と下層Ａｌ
合金配線１０との間に配置しても、上層Ａｌ合金配線２
７がキャップ酸化膜１５から剥がれるというデラミネー
ションの発生を抑制することができる。すなわち、Ａｌ
合金配線２７を形成した後の熱工程によりＦＳＧ膜１３
に熱が加えられても、キャップ酸化膜１５とＦＳＧ膜１
３との間に拡散防止膜１４を形成しているため、ＦＳＧ
膜１３中のフッ素がキャップ酸化膜１５中を拡散するこ
とを抑制できる。これにより、バリアメタル層２２とキ
ャップ酸化膜１５の界面付近にＴｉＳｉXＯYＦZ層が形
成されるのを抑制できる。従って、バリアメタル層２２
とキャップ酸化膜１５との密着強度の低下を抑制でき、
その結果、デラミネーションの発生を抑制することがで
きる。
【００３７】また、ハードマスク膜５としてＳｉリッチ
なシリコン酸化膜、アモルファスＳｉ膜、ＳｉＮ膜、Ｓ
ｉＯＮ膜又はＳｉＣ膜を用いることにより、下層Ａｌ合
金配線１０におけるＴｉＮ膜４へのフッ素の拡散防止膜
としてハードマスク膜５を作用させることができる。こ
れにより、下層Ａｌ合金配線１０におけるデラミネーシ
ョンの発生を抑制できる。
なシリコン酸化膜、アモルファスＳｉ膜、ＳｉＮ膜、Ｓ
ｉＯＮ膜又はＳｉＣ膜を用いることにより、下層Ａｌ合
金配線１０におけるＴｉＮ膜４へのフッ素の拡散防止膜
としてハードマスク膜５を作用させることができる。こ
れにより、下層Ａｌ合金配線１０におけるデラミネーシ
ョンの発生を抑制できる。
【００３８】また、本実施の形態では、デラミネーショ
ンの発生を抑制できるため、ＦＳＧ膜１３中のフッ素濃
度をより高くすることができる。その結果、配線間容量
をより低減でき、それにより信号伝達速度をより低下さ
せることができ、半導体装置の高速動作が容易となる。
ンの発生を抑制できるため、ＦＳＧ膜１３中のフッ素濃
度をより高くすることができる。その結果、配線間容量
をより低減でき、それにより信号伝達速度をより低下さ
せることができ、半導体装置の高速動作が容易となる。
【００３９】また、Ｓｉリッチなシリコン酸化膜を拡散
防止膜１４として用いた場合にデラミネーションの発生
を抑制できるか否かについての具体的な実験を行った結
果、Ｓｉリッチなシリコン酸化膜がデラミネーション発
生の抑制効果があることを確認した。すなわち、図１１
に示す従来の半導体装置では、ＦＳＧ膜のフッ素濃度
（ＦＴＩＲにて１１００ｃｍ-1付近に現れるＳｉ−Ｏ結
合ピーク高さと、９４０ｃｍ-1付近に現れるＳｉ−Ｆ結
合ピーク高さと、の比）を２．５％以上とするとデラミ
ネーションが発生したのに対して、Ｓｉリッチなシリコ
ン酸化膜を拡散防止膜１４として用いた本実施の形態で
は、ＦＳＧ膜のフッ素濃度を３．３〜３．５％としても
デラミネーションの発生を抑制できた。
防止膜１４として用いた場合にデラミネーションの発生
を抑制できるか否かについての具体的な実験を行った結
果、Ｓｉリッチなシリコン酸化膜がデラミネーション発
生の抑制効果があることを確認した。すなわち、図１１
に示す従来の半導体装置では、ＦＳＧ膜のフッ素濃度
（ＦＴＩＲにて１１００ｃｍ-1付近に現れるＳｉ−Ｏ結
合ピーク高さと、９４０ｃｍ-1付近に現れるＳｉ−Ｆ結
合ピーク高さと、の比）を２．５％以上とするとデラミ
ネーションが発生したのに対して、Ｓｉリッチなシリコ
ン酸化膜を拡散防止膜１４として用いた本実施の形態で
は、ＦＳＧ膜のフッ素濃度を３．３〜３．５％としても
デラミネーションの発生を抑制できた。
【００４０】図７〜図１０は、本発明の第２の実施の形
態による半導体装置の製造方法を示す断面図であり、図
１〜図６と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
態による半導体装置の製造方法を示す断面図であり、図
１〜図６と同一部分には同一符号を付し、異なる部分に
ついてのみ説明する。
【００４１】図７に示すように、ＦＳＧ膜１３上にプラ
ズマＣＶＤ法又は高密度プラズマＣＶＤ法によりキャッ
プ酸化膜（シリコン酸化膜）１５を堆積する。次に、図
８に示すように、キャップ酸化膜１５の表面をＣＭＰ研
磨することにより、キャップ酸化膜の表面が平坦化され
る。
ズマＣＶＤ法又は高密度プラズマＣＶＤ法によりキャッ
プ酸化膜（シリコン酸化膜）１５を堆積する。次に、図
８に示すように、キャップ酸化膜１５の表面をＣＭＰ研
磨することにより、キャップ酸化膜の表面が平坦化され
る。
【００４２】この後、図９に示すように、平坦化された
キャップ酸化膜１５上に拡散防止膜１４を形成する。こ
の拡散防止膜１４は、ＦＳＧ膜１３の中のフッ素が後の
熱工程により上層Ａｌ合金配線２７の下部へ拡散するの
を防止するものである。具体的な拡散防止膜１４として
は、第１の実施の形態と同様のものを用いることが好ま
しい。
キャップ酸化膜１５上に拡散防止膜１４を形成する。こ
の拡散防止膜１４は、ＦＳＧ膜１３の中のフッ素が後の
熱工程により上層Ａｌ合金配線２７の下部へ拡散するの
を防止するものである。具体的な拡散防止膜１４として
は、第１の実施の形態と同様のものを用いることが好ま
しい。
【００４３】次に、図１０に示すように、拡散防止膜１
４上にレジスト膜（図示せず）を塗布し、このレジスト
膜を露光、現像することにより、拡散防止膜１４上には
レジストパターンが形成される。次に、このレジストパ
ターンをマスクとして拡散防止膜１４、キャップ酸化膜
１５、ＦＳＧ膜１３、シリコン酸化膜１２及びハードマ
スク膜（エッチングマスク）５ｂをエッチングする。こ
れにより、下層Ａｌ合金配線１０上に位置するビアホー
ル１５ａが形成される。この後、このビアホール１５ａ
の底面及び内側面にバリアメタル層１７を形成し、この
バリアメタル層１７内（ビアホール内）にＷプラグ１８
を埋め込む。
４上にレジスト膜（図示せず）を塗布し、このレジスト
膜を露光、現像することにより、拡散防止膜１４上には
レジストパターンが形成される。次に、このレジストパ
ターンをマスクとして拡散防止膜１４、キャップ酸化膜
１５、ＦＳＧ膜１３、シリコン酸化膜１２及びハードマ
スク膜（エッチングマスク）５ｂをエッチングする。こ
れにより、下層Ａｌ合金配線１０上に位置するビアホー
ル１５ａが形成される。この後、このビアホール１５ａ
の底面及び内側面にバリアメタル層１７を形成し、この
バリアメタル層１７内（ビアホール内）にＷプラグ１８
を埋め込む。
【００４４】次に、このＷプラグ１８及び拡散防止膜１
４の上にスパッタ法によりバリアメタル層２２を堆積す
る。このバリアメタル層２２は、上層がＴｉＮ層、下層
がＴｉ層からなる積層構造であっても良いが、ＴｉＮ層
のみからなる構造であっても良い。この後、このバリア
メタル層２２上にスパッタ法によりＡｌ合金膜２３を堆
積し、このＡｌ合金膜２３上にスパッタ法によりＴｉＮ
膜２４を堆積する。
４の上にスパッタ法によりバリアメタル層２２を堆積す
る。このバリアメタル層２２は、上層がＴｉＮ層、下層
がＴｉ層からなる積層構造であっても良いが、ＴｉＮ層
のみからなる構造であっても良い。この後、このバリア
メタル層２２上にスパッタ法によりＡｌ合金膜２３を堆
積し、このＡｌ合金膜２３上にスパッタ法によりＴｉＮ
膜２４を堆積する。
【００４５】次に、ＴｉＮ膜２４上にフォトレジスト膜
（図示せず）を設け、このフォトレジスト膜をマスクと
してＴｉＮ膜２４、Ａｌ合金膜２３、バリアメタル層２
２及び拡散防止膜１４をエッチングする。これにより、
Ｗプラグ１８及びキャップ酸化膜１５の上には拡散防止
膜１４を介してＡｌ合金膜２３等からなる上層Ａｌ合金
配線２７が形成される。
（図示せず）を設け、このフォトレジスト膜をマスクと
してＴｉＮ膜２４、Ａｌ合金膜２３、バリアメタル層２
２及び拡散防止膜１４をエッチングする。これにより、
Ｗプラグ１８及びキャップ酸化膜１５の上には拡散防止
膜１４を介してＡｌ合金膜２３等からなる上層Ａｌ合金
配線２７が形成される。
【００４６】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
施の形態と同様の効果を得ることができる。
【００４７】すなわち、Ａｌ合金配線２７を形成した後
の熱工程によりＦＳＧ膜１３に熱が加えられても、上層
Ａｌ合金配線２７とＦＳＧ膜１３との間に拡散防止膜１
４を形成しているため、ＦＳＧ膜１３中のフッ素がＡｌ
合金配線２７の下部まで拡散することを抑制できる。こ
れにより、バリアメタル層２２と拡散防止膜１４の界面
付近にＴｉＳｉXＯYＦZ層が形成されるのを抑制でき
る。従って、バリアメタル層２２と拡散防止膜１４との
密着強度の低下を抑制でき、その結果、デラミネーショ
ンの発生を抑制することができる。
の熱工程によりＦＳＧ膜１３に熱が加えられても、上層
Ａｌ合金配線２７とＦＳＧ膜１３との間に拡散防止膜１
４を形成しているため、ＦＳＧ膜１３中のフッ素がＡｌ
合金配線２７の下部まで拡散することを抑制できる。こ
れにより、バリアメタル層２２と拡散防止膜１４の界面
付近にＴｉＳｉXＯYＦZ層が形成されるのを抑制でき
る。従って、バリアメタル層２２と拡散防止膜１４との
密着強度の低下を抑制でき、その結果、デラミネーショ
ンの発生を抑制することができる。
【００４８】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
上記第２の実施の形態では、フォトレジスト膜をマスク
としてＴｉＮ膜２４、Ａｌ合金膜２３、バリアメタル層
２２及び拡散防止膜１４をエッチングしているが、拡散
防止膜１４としてＳｉリッチなシリコン酸化膜を用いた
場合は、フォトレジスト膜をマスクとしてＴｉＮ膜２
４、Ａｌ合金膜２３及びバリアメタル層２２をエッチン
グし、上層Ａｌ合金配線２７の相互間に拡散防止膜１４
を残すことも可能である。
ず、種々変更して実施することが可能である。例えば、
上記第２の実施の形態では、フォトレジスト膜をマスク
としてＴｉＮ膜２４、Ａｌ合金膜２３、バリアメタル層
２２及び拡散防止膜１４をエッチングしているが、拡散
防止膜１４としてＳｉリッチなシリコン酸化膜を用いた
場合は、フォトレジスト膜をマスクとしてＴｉＮ膜２
４、Ａｌ合金膜２３及びバリアメタル層２２をエッチン
グし、上層Ａｌ合金配線２７の相互間に拡散防止膜１４
を残すことも可能である。
【００４９】
【発明の効果】以上説明したように本発明によれば、配
線と層間絶縁膜の界面付近にＴｉＳｉ XＯYＦZ層が形成
されるのを抑制することができ、それにより配線が層間
絶縁膜表面から剥がれるデラミネーションの発生を抑制
できる半導体装置及びその製造方法を提供することがで
きる。
線と層間絶縁膜の界面付近にＴｉＳｉ XＯYＦZ層が形成
されるのを抑制することができ、それにより配線が層間
絶縁膜表面から剥がれるデラミネーションの発生を抑制
できる半導体装置及びその製造方法を提供することがで
きる。
【図１】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図６の次の工程を示す断面
図である。
製造方法を示すものであり、図６の次の工程を示す断面
図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図２の次の工程を示す断面
図である。
製造方法を示すものであり、図２の次の工程を示す断面
図である。
【図４】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図３の次の工程を示す断面
図である。
製造方法を示すものであり、図３の次の工程を示す断面
図である。
【図５】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図４の次の工程を示す断面
図である。
製造方法を示すものであり、図４の次の工程を示す断面
図である。
【図６】本発明の第１の実施の形態による半導体装置の
製造方法を示すものであり、図５の次の工程を示す断面
図である。
製造方法を示すものであり、図５の次の工程を示す断面
図である。
【図７】本発明の第２の実施の形態による半導体装置の
製造方法を示す断面図である。
製造方法を示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の
製造方法を示すものであり、図７の次の工程を示す断面
図である。
製造方法を示すものであり、図７の次の工程を示す断面
図である。
【図９】本発明の第２の実施の形態による半導体装置の
製造方法を示すものであり、図８の次の工程を示す断面
図である。
製造方法を示すものであり、図８の次の工程を示す断面
図である。
【図１０】本発明の第２の実施の形態による半導体装置
の製造方法を示すものであり、図９の次の工程を示す断
面図である。
の製造方法を示すものであり、図９の次の工程を示す断
面図である。
【図１１】従来の半導体装置の製造方法を説明するため
の断面図である。
の断面図である。
１ 絶縁膜 ２ バリアメタル層 ３ Ａｌ合金膜 ４ ＴｉＮ膜 ５ ハードマスク膜 ５ａ，５ｂ エッチングマスク ７ フォトレジスト膜 １０ 下層Ａｌ合金配線 １２ シリコン酸化膜 １３ ＦＳＧ膜(Ｆ添加ＳｉＯ2) １４ 拡散防止膜 １５ キャップ酸化膜（シリコン酸化膜） １５ａ ビアホール １７ バリアメタル層 １８ Ｗプラグ ２２ バリアメタル ２３ Ａｌ合金膜 ２４ ＴｉＮ膜 ２５ ハードマスク膜 ２７ 上層Ａｌ合金配線 １０１ 絶縁膜 １０３ バリアメタル層 １０４ Ａｌ合金膜 １０５ ＴｉＮ膜 １０７ 下層Ａｌ合金配線 １０８ バリアメタル層 １０９ ＦＳＧ膜 １１０ キャップ酸化膜 １１０ａ ビアホール １１１ Ｗプラグ １１２ バリアメタル層 １１３ Ａｌ合金膜 １１４ ＴｉＮ膜 １１６ 上層Ａｌ合金配線
フロントページの続き Ｆターム(参考） 5F033 HH09 HH18 HH33 JJ19 KK09 KK18 KK33 MM05 MM08 MM13 MM15 NN06 NN07 PP15 QQ03 QQ08 QQ09 QQ10 QQ28 QQ30 QQ37 QQ48 RR01 RR04 RR06 RR08 RR09 RR11 SS01 SS02 SS04 SS15 SS21 WW00 XX14 XX24 XX25
Claims (11)
- 【請求項１】 下層配線上に形成されたフッ素を含む酸
化膜と、 この酸化膜上に形成された、上記フッ素を含む酸化膜の
フッ素の拡散を防止する拡散防止膜と、 この拡散防止膜上に形成された絶縁膜と、 この絶縁膜上に形成された上層配線と、 を具備し、 上記上層配線の下部には少なくともＴｉを含む膜が形成
されていることを特徴とする半導体装置。 - 【請求項２】 下層配線上に形成されたフッ素を含む酸
化膜と、 この酸化膜上に形成された、表面が平坦化された絶縁膜
と、 この絶縁膜上に形成されたフッ素の拡散を防止する拡散
防止膜と、 この拡散防止膜上に形成された上層配線と、 を具備し、 上記上層配線の下部には少なくともＴｉを含む膜が形成
されていることを特徴とする半導体装置。 - 【請求項３】 上記下層配線の上部には少なくともＴｉ
を含む膜が形成されており、この少なくともＴｉを含む
膜と上記フッ素を含む酸化膜との間には拡散防止膜が形
成されていることを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】 上記拡散防止膜は、屈折率が１．４７０
以上、１．５６０以下の値をとるシリコン酸化膜、アモ
ルファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ膜、Ｓｉ
ＯＮ膜及びＳｉＣ膜のうちのいずれかであることを特徴
とする請求項１〜３のうちいずれか１項記載の半導体装
置。 - 【請求項５】 第１の絶縁膜上に下層配線を形成する第
１工程と、 この下層配線及び絶縁膜の上にフッ素を含む酸化膜を形
成する第２工程と、 この酸化膜上に拡散防止膜を形成する第３工程と、 この拡散防止膜上に第２の絶縁膜を形成する第４工程
と、 第２の絶縁膜上に、少なくともＴｉを含む膜を下部に有
する上層配線を形成する第５工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】 上記第４工程と第５工程の間に、第２の
絶縁膜を平坦化する工程をさらに含むことを特徴とする
請求項５記載の半導体装置の製造方法。 - 【請求項７】 第１の絶縁膜上に下層配線を形成する第
１工程と、 この下層配線及び絶縁膜の上にフッ素を含む酸化膜を形
成する第２工程と、 この酸化膜上に第２絶縁膜を形成する第３工程と、 第２の絶縁膜上に拡散防止膜を形成する第４工程と、 この拡散防止膜上に、少なくともＴｉを含む膜を下部に
有する上層配線を形成する第５工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項８】 上記第３工程と第４工程の間に、第２の
絶縁膜を平坦化する工程をさらに含むことを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項９】 上記拡散防止膜は、屈折率が１．４７０
以上、１．５６０以下の値をとるシリコン酸化膜、アモ
ルファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ膜、Ｓｉ
ＯＮ膜及びＳｉＣ膜のうちのいずれかであることを特徴
とする請求項５〜８のうちいずれか１項記載の半導体装
置の製造方法。 - 【請求項１０】 上記第１工程は、第１の絶縁膜上にバ
リアメタル層を形成し、このバリアメタル層上に配線材
料膜を形成し、この配線材料膜上に少なくともＴｉを含
む膜を形成し、この膜上にフッ素の拡散防止効果を有す
るハードマスク膜を形成し、このハードマスク膜上にレ
ジスト膜を設け、このレジスト膜をマスクとしてハード
マスク膜をエッチングし、このハードマスク膜をマスク
として上記少なくともＴｉを含む膜、配線材料膜及びバ
リアメタル層をエッチングすることにより、第１の絶縁
膜上に下層配線を形成する工程であることを特徴とする
請求項５〜９のうちいずれか１項記載の半導体装置の製
造方法。 - 【請求項１１】 上記ハードマスク膜は、屈折率が１．
４７０以上、１．５６０以下の値をとるシリコン酸化
膜、アモルファスＳｉ膜、多結晶状態のＳｉ膜、ＳｉＮ
膜、ＳｉＯＮ膜及びＳｉＣ膜のうちのいずれかであるこ
とを特徴とする請求項１０記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092495A JP2001284448A (ja) | 2000-03-29 | 2000-03-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000092495A JP2001284448A (ja) | 2000-03-29 | 2000-03-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001284448A true JP2001284448A (ja) | 2001-10-12 |
Family
ID=18607822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000092495A Pending JP2001284448A (ja) | 2000-03-29 | 2000-03-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001284448A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002046810A1 (en) * | 2000-12-08 | 2002-06-13 | Sony Corporation | Semiconductor device and method for manufacture thereof |
| JP2006147846A (ja) * | 2004-11-19 | 2006-06-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010062578A (ja) * | 2009-10-28 | 2010-03-18 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7781812B2 (en) | 2004-04-14 | 2010-08-24 | Fujitsu Semiconductor Limited | Semiconductor device for non-volatile memory and method of manufacturing the same |
| JP2013058551A (ja) * | 2011-09-07 | 2013-03-28 | Tokyo Electron Ltd | 半導体装置及び半導体装置の製造方法 |
-
2000
- 2000-03-29 JP JP2000092495A patent/JP2001284448A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002046810A1 (en) * | 2000-12-08 | 2002-06-13 | Sony Corporation | Semiconductor device and method for manufacture thereof |
| US6856018B2 (en) | 2000-12-08 | 2005-02-15 | Sony Corporation | Semiconductor device and method of manufacture thereof |
| US6989330B2 (en) | 2000-12-08 | 2006-01-24 | Sony Corporation | Semiconductor device and method of manufacture thereof |
| US7781812B2 (en) | 2004-04-14 | 2010-08-24 | Fujitsu Semiconductor Limited | Semiconductor device for non-volatile memory and method of manufacturing the same |
| JP2006147846A (ja) * | 2004-11-19 | 2006-06-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4583892B2 (ja) * | 2004-11-19 | 2010-11-17 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2010062578A (ja) * | 2009-10-28 | 2010-03-18 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4627335B2 (ja) * | 2009-10-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2013058551A (ja) * | 2011-09-07 | 2013-03-28 | Tokyo Electron Ltd | 半導体装置及び半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100265256B1 (ko) | 반도체 장치와 그의 제조방법 | |
| US6074942A (en) | Method for forming a dual damascene contact and interconnect | |
| KR100350811B1 (ko) | 반도체 장치의 금속 비아 콘택 및 그 형성방법 | |
| US7060605B2 (en) | Methods for making dual-damascene dielectric structures | |
| US20010016414A1 (en) | Use of PE-SiON or PE-Oxide for contact or via photo and for defect reduction with oxide and w chemical-mechanical polish | |
| JP2973905B2 (ja) | 半導体装置の製造方法 | |
| US6562725B2 (en) | Dual damascene structure employing nitrogenated silicon carbide and non-nitrogenated silicon carbide etch stop layers | |
| US20080169570A1 (en) | Method for manufacturing a semiconductor device using a reflow sputtering technique | |
| US6248665B1 (en) | Delamination improvement between Cu and dielectrics for damascene process | |
| JP4058327B2 (ja) | 半導体装置の製造方法 | |
| JP2001284448A (ja) | 半導体装置及びその製造方法 | |
| US6037251A (en) | Process for intermetal SOG/SOP dielectric planarization | |
| EP1037271A2 (en) | Method for forming an interlayer insulating film, and semiconductor device | |
| US6184120B1 (en) | Method of forming a buried plug and an interconnection | |
| JP2003124309A (ja) | 銅デュアルダマシンプロセスにおけるビア及びトレンチの製造方法 | |
| JP2000286262A (ja) | 半導体装置及びその製造方法 | |
| US9269666B2 (en) | Methods for selective reverse mask planarization and interconnect structures formed thereby | |
| JPH1140669A (ja) | 多層配線構造とその製造方法 | |
| JPH08306787A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US7273824B2 (en) | Semiconductor structure and fabrication therefor | |
| JP3371170B2 (ja) | 半導体装置の製造方法 | |
| JP4207113B2 (ja) | 配線構造の形成方法 | |
| US6340638B1 (en) | Method for forming a passivation layer on copper conductive elements | |
| JP2001085517A (ja) | 半導体装置およびその製造方法 | |
| JP3309570B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070508 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070706 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071211 |