CN101051627A - 半导体器件及其制造方法 - Google Patents

Abstract

在半导体基板上形成半导体元件后，在上述半导体元件的上方形成一个或两个以上的配线层。接着，在最上配线层的上方形成防止水分进入到其下层侧的水分进入防止膜。并且，在上述水分进入防止膜的上方，形成与上述半导体元件连接的焊盘按照这样的方法，可以更可靠地防止水分进入半导体元件中。

Description

半导体器件及其制造方法

本申请是申请号为03825573.1(国际申请号：PCT/JP2003/005223)、申请日为2003年4月24日、发明名称为“半导体器件及其制造方法”的专利申请的分案申请。

技术领域

本发明涉及试图提高对来自外部的氢和水分的进入的耐性的半导体器件及其制造方法。

背景技术

近来，强电介质存储器(Fe RAM)中的配线尺度为0.35μm，在形成层间绝缘膜时主要采用等离子CVD法。

另外，在强电介质存储器中，为了防止氢向强电介质电容器扩散而形成直接覆盖强电介质电容器的氧化铝膜作为氢扩散防止膜。

然而近来对强电介质存储器微细化的要求也在提高，随着微细化，强电介质电容器及其配线的间隙变成严格，另外氧化铝膜的覆盖范围比较小。因此，在以前的构造中，还不能说强电介质电容器的保护已经很充分，强电介质电容器的劣化一直成为问题。

另外，关于层间绝缘膜，在形成有多层配线构造时，在强电介质电容器和配线等之间，往往在层间绝缘膜中形成空隙。从而不容易获得高的可靠性。

还有，高的耐湿性不仅是强电介质而且几乎是所有的半导体器件所要求的性质。

因此，有在多层配线构造中，在两个配线层之间设置SiN膜的方案。然而这样的构造的耐湿性也不是充分的。

专利文献1：

特开2001-36026号公报

专利文献2

特开2001-15703号公报。

发明内容

本发明的目的在于，提供能阻止强电介质电容器等半导体元件劣化的半导体器件及其制造方法。

在本发明的第1半导体器件中，设置半导体基板、形成在上述半导体基板的上方的强电介质电容器、和直接覆盖上述强电介质电容器且其表面的倾斜度比上述强电介质电容器表面的倾斜度小的绝缘膜；并且在上述绝缘膜上形成防止氢向上述强电介质电容器扩散的氢扩散防止膜，其中，上述氢扩散防止膜是从由氧化铝膜、氮氧化铝膜、氧化钽膜和氧化钛膜组成的组中选择的一种膜。

在本发明的第2半导体器件中，设置有：半导体基板；半导体元件，其形成在上述半导体基板上；焊盘，其形成在上述半导体基板的上方，而且与上述半导体元件连接还有水分进入防止膜，其形成在最上配线层和上述焊盘之间，而且防止水分进入到该水分进入防止膜的下方，其中，该最上配线层是在一个或两个以上的上述配线层中位于最上方的配线层。

按照本发明的第1半导体器件的制造方法，在半导体基板的上方形成强电介质电容器后，形成直接覆盖上述强电介质电容器且其表面的倾斜度比上述强电介质电容器的表面的倾斜度小的绝缘膜。并且在上述绝缘膜上形成防止氢向上述强电介质电容器扩散的氢扩散防止膜，其中，形成从由氧化铝膜、氮氧化铝膜、氧化钽膜和氧化钛膜组成的组中选择的一种膜作为上述氢扩散防止膜。

按照本发明的第2半导体器件的制造方法，在半导体基板上形成半导体元件之后，在上述半导体元件的上方形成一个或两个以上的配线层。接着在在最上配线层的上方形成防止水分进入到其下层侧的水分进入防止膜，其中，该最上配线层是在上述一个或两个以上的配线层中位于最上方的配线层。并且在在上述水分进入防止膜的上方形成焊盘，其中，该焊盘与上述半导体元件连接。

附图说明

图1是表示按照本发明实施方式的方法制造的强电介质存储器的存储单元阵列的结构的电路图。

图2A至图2G是以工艺顺序表示本发明第1实施方式的强电介质存储器的制造方法的剖面图。

图3A至图3E是以工艺顺序表示本发明的第2实施方式的强电介质存储器的制造方法的剖面图。

具体实施方式

下面参照附图具体说明本发明的实施方式。图1是表示通过本实施方式的方法制造的强电介质存储器(半导体器件)的存储单元阵列的结构的电路图。

在该存储单元阵列中设置向一个方向延伸的多条位线3，和向相对位线3延伸的方向垂直的方向多条字线4以及板线5。另外，以与这些位线3、字线4和板线5结构的格子相匹配的方式，将多个与本实施方式有关的强电介质存储器的存储单元配置成阵列状。在各存储单元中设置强电介质电容器1和MOS晶体管2。

MOS晶体管2的栅极连接在字线4上，另外MOS晶体管2的一个源极·漏极连接在位线3上，而另一个源极·漏极连接在强电介质电容器1的一个电极上。而且强电介质电容器1的另一电极连接在板线5上。另外，各字线4和板线5被在与它们的延伸方向同一方向并排的多个MOS晶体管2共有。同样，各位线3被在与其延伸方向同一方向并排的多个MOS晶体管共有。常把字线4和板线5延伸的方向、位线3延伸的方向分别称为行方向、列方向。

这样构成的强电介质存储器的存储单元阵列中可以根据设置在强电介质电容器1中的强电介质膜的极化状态存储数据。

(第1实施方式)

接着说明本发明的第1实施方式。在此，为了方便起见，将各存储单元的结构与其制造方法一起说明。图2A至图2G是以工艺顺序表示的本发明的第1实施方式的强电介质存储器(半导体器件)的制造方法的剖面图。另外，在图2A至图2G中示出了共有1条位线(相当于图1中的位线3)的两个MOS晶体管的部分。

在第1实施方式中，首先如图2A所示，在硅基板等半导体基板11的表面上形成势阱12。接着在半导体基板11的表面上例如通过STI(ShallowTrench Isolation)形成元件隔离区域13。接着，通过在势阱12的表面上形成栅极绝缘膜14、栅极电极15、罩膜16、侧壁17、源极·漏极扩散层18和硅化物层19，来形成MOS晶体管20作为开关元件。该MOS晶体管20相当于图1中的MOS晶体管2。另外，虽然在各MOS晶体管20上形成供源极和漏极用的两个源极·漏极扩散层18，但使其一个在两个MOS晶体管20间共有。

接着，在整个面上形成氮氧化硅膜21，以便覆盖MOS晶体管20，再在整个面上形成SiO₂膜22作为层间绝缘膜，通过CMP(化学机械抛光ChemicalMechanical Polishing)等平坦化SiO₂膜22。形成氮氧化硅膜21，以防止形成SiO₂膜22时栅极绝缘膜14等的水分引起劣化。

然后，如图2B所示，在SiO₂膜22上形成平面构造的强电介质电容器23。强电介质电容器23由顺次层叠的下部电极23a、强电介质膜23b和上部电极23c构成。该强电介质电容器23相当于图1中的强电介质电容器1。

接着，如图2c所示，形成其表面的倾斜度比强电介质电容器23的表面的倾斜度小的绝缘膜24。作为绝缘膜24可以例如用TEOS(四乙基正硅酸盐)和O₃，通过常压CVD法形成不添加杂质的SiO₂膜(NSG(No-doped SilicateGlass)膜)、添加P的SiO₂膜(PSG(Phospho Silicate Glass)膜)、添加B和P的SiO₂膜(BPSG(Boron Phospho Silicate Glass)膜)、添加F的SiO₂膜(FSG(Fluoro Silicate Glass)膜)等。另外，作为绝缘膜24也可以例如通过高密度等离子(HDP：High Density Plasma)CVD法形成NSG膜、PSG膜、BPSG膜、FSG膜、SiON膜等。作为绝缘膜24也可以通过等离子CVD法形成SiO₂膜、SiON膜。

但在通过常压CVD法或等离子CVD法形成绝缘膜24的场合，优选的是，在其后通过对绝缘膜24进行用N₂或N₂O的等离子处理，使绝缘膜24中的水分减少并且改善绝缘膜24的膜质。另外，这时的处理温度优选的是，设定在200℃至450℃。

另外，在通过常压CVD法形成绝缘膜24的场合，优选的是，在其之前通过等离子CVD法将SiO₂膜或SiON膜形成为300至1000左右。这是为了提高覆盖范围和防止水分进入到强电介质电容器23中。

另外，优选的是，将成膜时的半导体基板11的温度设定在175℃至350℃。这是因为如果温度不足175℃会使覆盖范围降低，而如果温度超过350℃时，会破坏已经形成的强电介质电容器23。

接着，如图2D所示，在绝缘膜24上形成氧化铝膜25作为氢扩散防止膜。因为在强电介质电容器23的侧面等上存在很陡的部分，以直接覆盖强电介质电容器23的方式形成氧化铝膜时，往往覆盖范围不足，在本实施方式中，形成绝缘膜24，因为其表面的倾斜度小，所以不会发生氧化铝膜25的覆盖范围降低的问题。

接着如图2E所示，在整个面上形成Si氧化膜26作为层间绝缘膜，然后通过CMP等进行Si氧化膜26的平坦化。

然后，如图2F所示，用形成图形和蚀刻技术，通过在Si氧化膜26、氧化铝膜25、绝缘膜24、SiO₂膜22和氮氧化硅膜21上形成达到各硅化物层19的接点孔，来开口插头接点部。然后在各连接孔内形成阻挡金属膜(未示出)，在其内部通过利用例如CVD法埋入W膜进行CMP平坦化W膜，来形成W插头27和28。W插头28是连接在被两个MOS晶体管20共有的硅化物层19上的W插头。W插头27是连接在其余的硅化物层19上的W插头。

接着如图2G所示，利用形成图形和蚀刻技术，在Si氧化膜26、氧化铝膜25和绝缘膜24上形成达到上部电极23c的接点孔。然后在Si氧化膜26上形成通过接点孔连接上部电极23c和W插头27的配线29、和连接在W插头28上的配线30。

另外，优选的是，在配线29和30形成前，在氧气氛、氮气氛或它们的混合气体的气氛中对强电介质电容器23进行400℃至600℃的退火，通过进行这样的退火来消除在那之前的工序产生的强电介质电容器23的特性的劣化。

然后再进行层间绝缘膜的形成，接点插头的形成和从下面开始第2层以下的配线形成等。然后，形成例如由氧化硅膜和Si₃N₄膜组成的钝化膜，完成具有强电介质电容器的强电介质存储器。另外，在上层配线形成时，将连接在下部电极23a上的配线(未示出)连接在板线(相当于图1中的板线5)上，将配线29连接在位线(相当于图1中的位线3)上。就栅极电极15，也可以把其本身作为字线，另外在上层配线上，也可以将栅极电极15连接在字线上。

按照这样的第1实施方式，因为氧化铝膜25的覆盖范围不会发生问题，所以可以确实防止水分进入强电介质电容器23，即，能更可靠地保护强电介质电容器23。

特别是，在通过高密度等离子CVD法形成氮氧化硅膜作为绝缘膜24的场合，因为该绝缘膜24作为防止水分进入的膜起作用，所以使强电介质电容器23的保护更加牢固。

优选的是，氢扩散防止膜的厚度是10nm至100nm。这是因为当厚度不足10nm时，不能充分防止氢的扩散，而厚度超过100nm时，氢扩散防止膜的蚀刻变得困难。

另外，作为氢扩散防止膜，除了氧化铝膜外，也可以用氮氧化铝、氧化钽、氧化钛膜等形成。

(第2实施方式)

下面说明本发明的第2实施方式。在此，为了方便起见，将半导体器件的构造与其制造方法一起进行说明。图3A至图3E是按工艺顺序表示本发明的第2实施方式中的强电介质存储器(半导体器件)的制造方法的剖面图。

在第2实施方式中，与第1实施方式同样，在半导体基板(未示出)上形成半导体元件(未示出)后，如图3A所示，在半导体基板的上方形成层间绝缘膜31。

接着，在层间绝缘膜31上顺次层叠下部电极的原料膜(下部电极膜)、强电介质膜和上部电极的原料膜(上部电极膜)，通过对上部电极膜和强电介质膜形成图形来形成上部电极34和强电介质电容器绝缘膜33。接着，在整个面上形成氧化铝膜35，通过对氧化铝膜35和下部电极膜形成图形来形成下部电极32。然后在整个面上形成氧化铝膜36。氧化铝膜35和36的厚度例如分别为50nm左右，20nm左右。

然后，在整个面上形成层间绝缘膜37，在层间绝缘膜37、氧化铝膜36和层间绝缘膜31上形成接点孔，在该接点孔内埋入W插头38，再在层间绝缘膜37、氧化铝膜36和氧化铝膜35上形成分别达到上部电极34和下部电极32的接点孔。然后在层间绝缘膜37上形成连接在上部电极34上的Al配线39、连接在下部电极32上Al配线40，和连接在W插头38上的Al配线41。接着在整个面上形成厚度20nm左右的氧化铝膜42，在其上面形成层间绝缘膜43。

接着，在层间绝缘膜43和氧化铝膜42上形成达到Al配线41的接点孔。在该接点孔内埋入W插头44。接着在层间绝缘膜43上形成Al配线45。

然后，如图3B所示，通过等离子CVD法以TEOS为原料形成厚度为2.2μm左右的SiO₂膜46。然后通过CMP将SiO₂膜46研磨到1.0μm左右的厚度进行平坦化。然后通过对SiO₂膜46进行用N₂O的等离子处理，来减少在SiO₂膜46中存在的水分。

接着，如图3C所示，在整个面上通过等离子CVD法以TEOS为原料形成厚度为100nm左右的SiO₂膜47。然后通过对SiO₂膜47进行用N₂O的等离子处理，来减少在SiO₂膜47中存在的水分。接着在SiO₂膜47上形成氧化铝膜48作为水分进入防止膜，在其上面通过等离子CVD法以TEOS为原料形成厚度为100nm左右的SiO₂膜49。然后对SiO₂膜49进行用N₂O的等离子处理，来减少在SiO₂膜49中存在的水分。然后形成达到Al配线45的接点孔，在该接点孔内埋入W插头50。氧化铝膜48的厚度为例如50nm左右。

但是在利用HDP(高密度等离子)CVD法形成SiO₂膜46后，在SiO₂膜46中不发生孔隙的场合，也可以在利用CMP的平坦化后，根据需要不进行N₂O等离子处理和不形成SiO₂膜47，而直接在SiO₂膜46上形成氧化铝膜48。

接着，如图3D所示，在SiO₂膜49上形成Al配线51。这时如图3E所示，在与Al配线51同样的层上也形成引线连接用的焊盘54。即，在SiO₂膜49上形成Al膜，通过对其形成图形，来由同样的Al膜形成Al配线51和焊盘54。

然后，如图3D和3E所示，在整个面上用高密度等离子顺次形成SiO₂膜52和Si₃N₄膜53作为钝化膜。然后用高密度等离子在SiO₂膜52和Si₃N₄膜53上形成暴露焊盘54的一部分的开口部。

按照这样的第2实施方式，可以更可靠地防止水分进入半导体元件(强电介质电容器等)中。即，虽然在通过覆盖强电介质电容器和配线等的方式形成水分进入防止膜的场合，水分进入到水分进入防止膜上并集中在那里，然后有进入到半导体元件的危险，但如本实施方式那样，如果在焊盘54与最上层的配线层之间形成水分进入防止膜(氧化铝膜48)，则水分更难到达半导体元件，可以确实防止水分进入。

另外，在第2实施方式中作为水分进入防止膜用的氧化铝膜48也有防止氢扩散的作用。因此，优选的是，作为水分进入防止膜不仅能防止水分进入，也能用于防止氢扩散。

在此，就本申请发明人实际进行的耐湿试验结果进行说明。在该耐湿试验中，将已制造的半导体器件放置在规定的温度和湿度的条件下，调查72小时后、168小时后和336小时后是否正常工作。在表1至表3中示出了该结果。在实施例1中，与第2实施方式1相同，在最上配线层(位于最上方的配线层)与焊盘之间形成氧化铝膜作为水分进入防止膜。另外，在比较例2中不形成实施例1的那样的膜。表1至表3中的(不合格的数)的分母是在测定中用的试样的总数，分子是判断为不正常工作的失败的总数，如表1至3所示，在与第2实施方式1有关的实施例1中，长期的耐湿性非常优秀。

另外也可以以覆盖最上层的配线层的方式用高密度等离子CVD法形成绝缘膜后，在其上面形成水分进入防止层。

另外，水分进入防止膜的厚度优选的是在10nm至100nm。这是因为如果厚度不足10nm，不能充分防止水分的进入，而如果厚度超过100nm，则水分进入防止膜的蚀刻变得困难。

另外，作为水分进入防止膜，除了氧化铝膜；也可以形成氮化硅膜、氮氧化硅膜、氧化钽膜、氧化钛膜等。

另外，焊盘不限于引线接合用，例如也可以在焊盘上形成凸部。

在第1和第2实施方式中的任何一个中，氧化铝膜的形成方法不受特别限定。例如也可以用物理蒸镀法或MOCVD法形成氧化铝膜，另外也可以用由下述的化学式表示的加水分解形成氧化铝膜。

(化学式)

2AlCl₃+3H₂O→Al₂O₃+6HCl↑

另外，当形成钝化膜时，通过高密度等离子CVD法形成Si₃N₄膜下的氧化硅膜，或优选的是通过高密度等离子CVD法形成两个氧化硅膜，然后在这两个氧化硅膜之间形成氢扩散防止膜，在上侧的氧化硅膜上形成Si₃N₄膜。另外也可以将TEOS氧化膜作为Si₃N₄膜下的氧化硅膜用。

另外，配线材料也不限于Al，例如也可以用Cu配线或Al-Cu合金配线。另外，当形成接点的接头时，优选的是在进埋入W接头前在接点孔内形成由顺次形成的TiN膜和Ti膜组成的的阻挡金属膜或只由TiN膜组成的阻挡金属膜。

另外，作为强电介质电容器的电容绝缘膜(强电介质膜)可以用例如PZT(Pb(Zr，Ti)O₃)膜或SBT(SrBi₂ Ta₂O₉)膜等。用于形成这些膜的方法也不受特别限定，例如可以通过MOCVD法形成。

并且，如果同时使用第1实施方式和第2实施方式，则可以得到两者的效果。

工业上的实用性

如以上详细描述那样，按照本发明，利用氢扩散防止膜或水分进入防止膜可以更可靠地防止氢或水分的进入。从而可以提高可靠性，并且提高合格率和生产性。

表1

	72小时后
			不合格的数目	不合格的比率(％)
	实施例1	0/20			0.0
比较例2			0/20	0.0

表2

	168小时后
			不合格的数目	不合格的比率(％)
	实施例1	0/20			0.0
比较例2			0/20	0.0

表3

	336小时后
			不合格的数目	不合格的比率(％)
	实施例1	0/20			0.0
比较例2			8/20	40.0

Claims (12)

1.一种半导体器件，其特征在于，具有：

半导体基板；

半导体元件，其形成在上述半导体基板上；

焊盘，其形成在上述半导体基板的上方，而且与上述半导体元件连接；

一个或两个以上的配线层，其形成在上述半导体元件和上述焊盘之间；

水分进入防止膜，其形成在最上配线层和上述焊盘之间，而且防止水分进入到该水分进入防止膜的下方，其中，该最上配线层是在一个或两个以上的上述配线层中位于最上方的配线层。

2.如权利要求1所述的半导体器件，其特征在于，具有绝缘膜，该绝缘膜是通过高密度等离子CVD法，以覆盖上述最上配线层的方式形成的。

3.如权利要求1所述的半导体器件，其特征在于，上述水分进入防止膜是从由氧化铝膜、氮化硅膜以及氮氧化硅膜组成的组中选择的一种膜。

4.如权利要求1所述的半导体器件，其特征在于，上述水分进入防止膜的厚度是10nm至100nm。

5.如权利要求1所述的半导体器件，其特征在于，具有强电介质电容器，该强电介质电容器形成在上述半导体基板和上述最上配线层之间的某一层上。

6.一种半导体器件的制造方法，其特征在于，包括：

在半导体基板上形成半导体元件的工序；

在上述半导体元件的上方形成一个或两个以上的配线层的工序；

在最上配线层的上方形成防止水分进入到其下层侧的水分进入防止膜的工序，其中，该最上配线层是在上述一个或两个以上的配线层中位于最上方的配线层；以及

在上述水分进入防止膜的上方形成焊盘的工序，其中，该焊盘与上述半导体元件连接。

7.如权利要求6所述的半导体器件的制造方法，其特征在于，在形成上述水分进入防止膜的工序前，包括通过高密度等离子CVD法形成覆盖上述最上配线层的绝缘膜的工序。

8.如权利要求6所述的半导体器件的制造方法，其特征在于，形成从由氧化铝膜、氮化硅膜以及氮氧化硅膜组成的组中选择的一种膜作为上述水分进入防止膜。

9.如权利要求6所述的半导体器件的制造方法，其特征在于，将上述水分进入防止膜的厚度形成为10nm至100nm。

10.如权利要求6所述的半导体器件的制造方法，其特征在于，在形成上述水分进入防止膜的工序之前，包括将四乙基正硅酸盐作为原料，并通过等离子CVD法形成覆盖上述最上配线层的绝缘膜的工序。

11.如权利要求6所述的半导体器件的制造方法，其特征在于，

在形成上述水分进入防止膜的工序之前，包括：

将四乙基正硅酸盐作为原料，并通过等离子CVD法形成覆盖上述最上配线层的第1绝缘膜的工序；

对上述第1绝缘膜进行平坦化的工序；

利用N₂O等离子，对上述第1绝缘膜进行等离子处理的工序；

将四乙基正硅酸盐作为原料，并通过等离子CVD法在上述第1绝缘膜上形成第2绝缘膜的工序；

利用N₂O等离子，对上述第2绝缘膜进行等离子处理的工序，以及

在形成上述焊盘的工序之前，包括：

将四乙基正硅酸盐作为原料，通过等离子CVD法在上述水分进入防止膜上形成第3绝缘膜的工序；

利用N₂O等离子，对上述第3绝缘膜进行等离子处理的工序。

12.如权利要求6所述的半导体器件的制造方法，其特征在于，包括在上述半导体基板的上方形成强电介质电容器的工序，该工序与在上述半导体元件的上方形成一个或两个以上配线层的工序同时进行。

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