CN1128474C - 防位线氧化的半导体存储器件制造方法及半导体存储器件 - Google Patents
防位线氧化的半导体存储器件制造方法及半导体存储器件 Download PDFInfo
- Publication number
- CN1128474C CN1128474C CN98103740A CN98103740A CN1128474C CN 1128474 C CN1128474 C CN 1128474C CN 98103740 A CN98103740 A CN 98103740A CN 98103740 A CN98103740 A CN 98103740A CN 1128474 C CN1128474 C CN 1128474C
- Authority
- CN
- China
- Prior art keywords
- insulating barrier
- bit line
- oxidation
- layer
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 89
- 230000003647 oxidation Effects 0.000 title claims abstract description 76
- 238000007254 oxidation reaction Methods 0.000 title claims abstract description 76
- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 238000003860 storage Methods 0.000 claims abstract description 82
- 239000010410 layer Substances 0.000 claims description 127
- 230000004888 barrier function Effects 0.000 claims description 121
- 238000006396 nitration reaction Methods 0.000 claims description 73
- 239000000758 substrate Substances 0.000 claims description 29
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 28
- 238000005516 engineering process Methods 0.000 claims description 27
- 230000015572 biosynthetic process Effects 0.000 claims description 24
- 239000011229 interlayer Substances 0.000 claims description 18
- 229910021529 ammonia Inorganic materials 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000005368 silicate glass Substances 0.000 claims description 10
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 6
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 claims description 5
- 238000004381 surface treatment Methods 0.000 claims description 4
- 239000008246 gaseous mixture Substances 0.000 claims description 3
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 claims description 2
- 238000005121 nitriding Methods 0.000 claims 6
- 239000000126 substance Substances 0.000 claims 1
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 abstract description 9
- 239000001301 oxygen Substances 0.000 abstract description 9
- 229910052760 oxygen Inorganic materials 0.000 abstract description 9
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 150000004767 nitrides Chemical class 0.000 abstract description 5
- 238000000059 patterning Methods 0.000 abstract 1
- 239000007789 gas Substances 0.000 description 18
- 238000000151 deposition Methods 0.000 description 15
- 230000008021 deposition Effects 0.000 description 15
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 7
- 229910021332 silicide Inorganic materials 0.000 description 7
- 238000000137 annealing Methods 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 5
- 238000009279 wet oxidation reaction Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000003628 erosive effect Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000007669 thermal treatment Methods 0.000 description 2
- 230000003064 anti-oxidating effect Effects 0.000 description 1
- 239000003518 caustics Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000006911 nucleation Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
一种可防止由于图形化存储电极时发生套刻失准而造成的位线氧化的半导体存储器件制造方法和半导体存储器件。在此方法中，在位线上或接触孔中形成氧化阻挡层，如氮化层，以便阻止氧通过扩散进入位线结构中，从而防止位线的氧化。
Description
技术领域
本发明涉及半导体器件制造方法和半导体存储器件，尤其是涉及防止位线氧化的半导体存储器件制造方法及半导体存储器件。
背景技术
在制造动态随机存取存储器(DRAM)时，为提高器件的运行速度，通常由通过淀积掺杂多晶硅和低阻硅化物而得到的多硅化物(polycide)结构形成位线。
图1是用于说明制造通常的DRAM的方法的剖视图。
参见图1，其中晶体管(未示出)是采用通常的方式在半导体衬底100上形成的，此衬底100由场氧化层12分成为有源区(未示出)和场区(未示出)。其次，在所得到的结构上淀积多晶硅并图形化，从而形成用于将存储电极连接到半导体衬底100的有源区(源区)的焊盘14。形成焊盘之后，在所得到的结构上淀积绝缘材料并平面化，从而形成用于使晶体管与另一导电层绝缘的第一绝缘层16。为了便于平面化，第一绝缘层16可以由流体绝缘层形成，比如硼磷硅酸盐玻璃(BPSG)或非掺杂硅酸盐玻璃(USG)。
其后，采用通常的方法形成位线接触(未示出)及位线18和20，然后在所得到的结构上形成一平面化的第二绝缘层22。位线的形成是借助在第一绝缘层16上淀积一掺杂多晶硅层18和一硅化物层20，并且采用与形成第一绝缘层16类似的方式形成第二绝缘层22。之后，在所得到的结构上顺次淀积一氮化层24和一氧化层26。
其后，利用光刻法对氧化层26、氮化层24、第二绝缘层22和第一绝缘层16进行各向异性腐蚀以形成接触孔而使焊盘14暴露。在所得到的具有接触孔的结构的表面上淀积一氮化层以便在接触孔的侧壁上形成一隔层28。隔层28有助于防止位线受到通过接触孔的侧壁扩散而来的氧的氧化作用。
其后，在所得到的结构上淀积一多晶硅层并通过光刻形成图形以便形成存储电极30。采用通常的方法在存储电极30上形成介质层32和板形电极34。为提高电容器特性，介质层32可以在通过淀积氮化层和形成热氧化层而得到的NO结构上形成。氮化层一般是通过化学汽相淀积(CVD)法形成，而氧化层是通过热氧化法形成。也可以使用其他类型的介质，比如氧化物-氮化物-氧化物(ONO)。
随着半导体存储器件集成度的提高，在形成存储电极30的光刻过程中可能出现套刻失准。图2示出这种套刻失准例的剖视图。在图2中，如果在存储电极30的腐蚀掩模和接触孔之间出现套刻失准，则在利用腐蚀图形化存储电极30时在氮化层隔层28上可能出现过蚀。于是第二绝缘层22在接触孔的侧壁上暴露。如果第二绝缘层22暴露，则在其后的步骤中形成介质层32时在暴露的第二绝缘层22上淀积的氮化层较在其他层上的为薄。这一现象是由氮化层的淀积速率随底层的构成而改变所造成的。
图3示出晶片底层和BPSG底层两种情况下氮化层的淀积特性。在图3中，“A”代表在裸晶片上氮化层的淀积厚度，而“B”代表在BPSG层上氮化层的淀积厚度。如曲线所示，在淀积时间为50分钟时，在裸晶片上淀积的氮化层的厚度大约为50埃，而在BPSG层上氮化层的淀积厚度只有37埃。因此，如图2所示，第二绝缘层22对氧的扩散敏感，因为在热氧化过程中在介质层34中形成氧化物时所用的氧可能进入到第二绝缘层22上氮化物淀积较薄的部分。位线18和20可能受到氧化，从而改变其电特性。所造成的位线的电阻增大会导致存储器件不能工作或工作不稳定。
发明内容
因此，本发明的一个目的是提供一种能防止位线氧化的半导体存储器件的制造方法。
本发明的另一目的是提供一种具有能防止位线氧化的结构的半导体存储器件。
为实现本发明的上述目的，提供了一种包含在半导体衬底上形成第一绝缘层的步骤的半导体存储器件的制造方法。与半导体衬底连接的位线在第一绝缘层上形成。然后，在所得到的结构上形成氧化阻挡层。第二绝缘层在氧化阻挡层上形成，并且形成暴露半导体衬底一部分区域的接触孔。通过此接触孔形成与半导体衬底一部分区域连接的存储电极。在存储电极上顺次形成介质层和板形电极。
位线可以通过顺次淀积和图形化多晶硅和硅化物而形成，位线也可以由其他合适的导体形成。
氧化阻挡层可由氮化层形成，并且厚度最好是约为1000埃或以下。氮化层可利用低压化学汽相淀积(LPCVD)工艺、快速热氮化(RTN)工艺或其他氮化层形成工艺而形成。LPCVD工艺可在温度约为500～700℃和压力约为1乇或更低的条件下利用二氯甲硅烷(SiH2Cl2)和氨(NH3)的混合气作为反应气体进行。RTN工艺最好是在温度约为800～1000℃和大气压力或更低的条件下利用氨(NH3)作为反应气体进行。
氧化阻挡层可以通过利用含氮气体对所得到的包含位线的结构的表面进行氮化而形成。氨(NH3)或类似的气体可用作含氮气体，并且也可以采用等离子体法、热退火法或快速热处理(RTP)。
形成的氧化阻挡层在侧壁和位线的顶部可以比在第二绝缘层表面上的厚一些。
形成介质层的步骤包括在存储电极上淀积氮化层和在湿氧化气氛中对具有氮化层的半导体衬底进行氧化。湿氧化最好是在大约700～900℃温度下进行。
在形成存储电极之前可在接触孔的侧壁上形成隔层。
根据本发明的又一种方式，提供了一种包含在半导体衬底上形成第一绝缘层的步骤的半导体存储器件的制造方法。位线在第一绝缘层上形成，并在所得到的结构上形成第二绝缘层。形成暴露半导体衬底一部分区域的接触孔。通过此接触孔形成与半导体衬底一部分区域连接的存储电极。在包含此存储电极的结构的表面上形成氧化阻挡层。在所得到的结构上顺次形成介质层和板形电极。
位线可以通过顺次淀积和图形化多晶硅和硅化物而形成，
氧化阻挡层可以通过利用含氮气体对所得到的包含存储电极的结构的表面进行氮化而形成。氨(NH3)或类似的气体可用作含氮气体。另外，也可以采用等离子体法、热退火法或快速热处理(RTP)或类似的工艺来进行氮化处理。
介质层形成的步骤包括在所得到的具有存储电极的结构上淀积一氮化层的步骤和在湿氧化气氛中使氮化层氧化的步骤。湿氧化最好是在大约700～900℃的温度下进行。
在形成存储电极之前可在接触孔的侧壁上形成隔层。
根据本发明的再一种方式，在半导体衬底上形成第一绝缘层。与半导体衬底的第一有源区连接的位线在第一绝缘层上形成。形成氧化阻挡层以包围位线，并且所形成的氧化阻挡层在侧壁和位线的顶部要比在第一绝缘层表面上的厚一些。为覆盖氧化阻挡层而形成第二绝缘层。对第二绝缘层、氧化阻挡层和第一绝缘层进行腐蚀形成接触孔，通过此接触孔形成与半导体衬底的第二有源区相连接的存储电极，并且顺次形成覆盖存储电极的介质层和覆盖介质层的板形电极。
氧化阻挡层最好是由氮化层形成，而其厚度最好是小于1000埃。
还可以在接触孔的内侧壁上形成隔层，并且介质层最好是一个由氮化层和氧化层组成的双层。
根据本发明，即或在存储电极图形化中出现套刻失准时，也可以防止位线在介质层形成过程中受到氧化，也即氧化阻挡层是用于使位线的初始导电率保持不变。另外，这一过程使其后的介质层的形成易于进行。
附图说明
本发明的上述目的和优点通过参考下面的附图对各实施方式的详细描述可以变得很清楚。
图1是用于对通常的DRAM的形成方法进行说明的沿字线方向的剖视图。
图2示出的是在形成存储电极时在光刻过程中出现套刻失准情况的剖视图。
图3示出的是氮化层的淀积特性与底层构造的依赖关系。
图4至图7是用来说明根据本发明的第一实施方式的半导体存储器件的形成方法的剖视图。
图8是用来说明根据本发明的第二实施方式的半导体存储器件的形成方法的剖视图。
图9和图10是用来说明根据本发明的第三实施方式的半导体存储器件的形成方法的剖视图。
图11是用来说明根据本发明的第四实施方式的半导体存储器件的形成方法的剖视图。
图12是用来说明根据本发明的第五实施方式的半导体存储器件的形成方法的剖视图。
图13示出的是比较淀积在BPSG层上的氮化层的厚度与在淀积氮化层之前所采用的表面处理之间的依赖关系的曲线图。
具体实施方式
实施方式1
图4至图7是用来说明根据本发明的第一实施方式的半导体存储器件的形成方法的剖视图。
图4示出形成晶体管(未示出)、焊盘42、和位线46和48的步骤。场氧化层40将半导体衬底200分成为各个有源区(未示出)。场氧化物采用通常的隔离技术形成。之后，在半导体衬底200的有源区中形成具有栅、源和漏(未示出)的晶体管(未示出)。此半导体衬底通常是多晶硅，虽然它也可以由其他半导体材料形成。然后在所得到的具有该晶体管的结构上淀积多晶硅并图形化，从而形成与晶体管的源(未示出)相连接的焊盘42。在所得到的结构上淀积一绝缘层并平面化，从而形成用来使晶体管与其他导电层绝缘的第一绝缘层44。为便于平面化，第一绝缘层44可以由硼磷硅酸盐玻璃(BPSG)层、非掺杂硅酸盐玻璃(USG)层或其他的合适的绝缘材料形成。
其次，对第一绝缘层44进行部分腐蚀以形成暴露晶体管的漏(未示出)的接触孔(未示出)。在所得到的结构上顺次形成掺杂多晶硅层和硅化物层并图形化，从而形成通过接触孔(未示出)与晶体管的漏相连接的位线46和48。
图5示出形成用于防止位线46和48氧化的氧化阻挡层50的步骤。在所得到的由第一绝缘层44和位线46和48组成的结构的整个表面上淀积防止氧化的绝缘材料，比如氮化层，从而形成氧化阻挡层50。氧化阻挡层50用于防止位线46和48在其后的与形成用于电容器的介质层相关联的氧化工艺中受到氧化。在此实施方式中，所形成的氧化阻挡层50的厚度最好是足以防止位线46和48氧化，比如厚度为1000埃或以下。
图6示出形成接触孔58和形成隔层60的步骤。在所得到的具有氧化阻挡层50的结构的整个表面上淀积一层容易平面化的绝缘层，比如BPSG或USG层，之后使之流动，从而形成第二绝缘层52。第二绝缘层52不仅使位线46和48与其他导电层绝缘，而且也使由于位线46和48的高度而出现的台阶平面化，从而便于其后的工艺的进行。之后，在所得到的结构上顺次淀积一厚度大约为500埃的氮化层54和厚度大约为2000埃的氧化层56。
其后利用光刻顺次对氧化层56、氮化层54、第二绝缘层52、氧化阻挡层50和第一绝缘层44进行各向异性腐蚀，从而形成接触孔58用来将存储电极与焊盘42连接。之后，在所得到的结构上淀积厚度为500埃或500埃以下的氮化层并对之进行各向异性腐蚀，从而在接触孔58的内侧壁上形成隔层60。隔层60系用于防止位线46和48从接触孔58的侧壁氧化。
图7示出形成由存储电极62、介质层64和板形电极66所组成的电容器的步骤。在所得到的具有隔层60的结构的整个表面上淀积一厚度预先确定的掺杂多晶硅层并随之进行各向异性腐蚀以形成与焊盘42连接的存储电极62。之后，形成用于电容器的介质层64。为形成介质层64，首先在所得到的具有存储电极62的结构的整个表面上淀积一薄氮化层。此时，如果在接触孔侧壁上的第二绝缘层52由于在光刻过程中用于图形化存储电极62和接触孔58的掩模之间套刻失准而暴露，则在第二绝缘层52暴露的部位上氮化层的淀积厚度比淀积在其他结构上的氮化层的厚度为薄。其后，氮化物介质层在湿氧化气氛中在大约700～900℃的高温下氧化，从而在氮化层上形成一氧化层。在通常的存储器件中，位线46和48会受到通过第一绝缘层上在氧化步骤中作为介质层而淀积的氮化层较薄的部位扩散来的氧(O2)而氧化。然而，根据本发明，位线46和48可受到保护而不会被氧化，因为它们受到氧化阻挡层50的包围。最后，在所得到的具有介质层64的结构上淀积一掺杂多晶硅层并图形化，从而形成板形电极66。
实施方式2
图8是用来说明根据本发明的第二实施方式的半导体存储器件的形成方法的剖视图。其中与图7相同的元件采用同一标号。
可以防止位线氧化的方法是在形成位线之后在形成绝缘层之前淀积一氮化物薄层(大约70埃)用来作为氧扩散阻挡层，并且在其上淀积绝缘层。但是，这一方法可能造成对其后工艺(即形成连接存储电极和半导体衬底的接触孔的工艺)中的自对准接触(SAC)工艺的妨碍。在SAC工艺的情况下，腐蚀剂对绝缘层和氮化层必须有高选择性。这样，即或氮化物薄到70埃，氮化层也容易使腐蚀停止或在接触孔的顶部生成框或台。在SAC工艺以外的工艺情况下，按照高集成度器件来看，接触孔的深宽比加大。这样，广泛采用具有高腐蚀速率的装置，如高密度等离子体装置。由于在这种情况下对氮化层的选择性也高，接触孔开得可能不完全，这很容易导致失效。
为解决这一问题，在本实施方式中，为了使下面的形成用来连接存储电极和半导体衬底的接触孔的工艺易于进行，用于防止位线46和48氧化的氧化阻挡层50，比如氮化层，的淀积应当是使氮化层在侧壁上和位线顶部淀积较厚，而在第一绝缘层44上淀积较薄。如果是利用LPCVD方法或RTN方法淀积氮化层用来作为氧化阻挡层50，氮化层的层生长初始速率可能会因位线和绝缘层的物理性质不同而有差异。换言之，在氮化层在由硅化物和多晶硅构成的位线上淀积达到所要求的厚度之后，在由BPSG或USG构成的第一绝缘层44上淀积的氮化层较薄。其原因是因为在BPSG层上难以作到氮化层的初始成核。例如，当位线上所淀积的氮化层的厚度达到大约50埃时，在BPSG层上淀积的氮化层的厚度为大约10～20埃。
按照上述方法，即或在存储电极图形化时出现套刻失准，而这会导致用作介质层64的氮化层淀积很薄，由于位线46和48为氧化阻挡层50所包围，可以有效地防止位线氧化。另外，由于氧化阻挡层50在第一绝缘层44上的淀积较薄，其后的用于连接存储电极62和焊盘42的接触孔的形成步骤易于进行。
如果应用LPCVD方法，氧化阻挡层50的淀积最好是在温度为900±100℃和压力约为1乇或更低的条件下采用二氯甲硅烷(SiH2Cl2)和氨(NH3)的混合气作为反应气体进行。如果应用RTN方法，氧化阻挡层的淀积最好是在温度为900±100℃时并利用氨(NH3)作为反应气体进行，而且最好是在大气压力或低于大气压力下进行淀积。
实施方式3
图9和图10是用来说明根据本发明的第三实施方式的半导体存储器件的形成方法的剖视图。
参见图9，与实施方式1中相同的步骤一直进行到连接存储电极和焊盘42的接触孔形成为止，只不过不形成第一实施方式中的氧化阻挡层50(见图7)。之后，在所得到的具有接触孔的结构的整个表面上顺次淀积一氮化层60和氧化层75。氧化层75可以是高温氧化物(HTO)层或非掺杂硅酸盐玻璃(USG)层。之后，对氮化层60和氧化层75进行各向异性腐蚀，从而在接触孔的侧壁上形成由氮化层60和氧化层75组成的双隔层。
参见图10，在所得到的具有双隔层的结构上顺次形成一与焊盘42连接的存储电极62、一介质层64和一板形电极66。在淀积了掺杂多晶硅层之后进行光刻以形成存储电极62的过程中，如图10所示，由于套刻失准接触孔可能会有一部分暴露。但是，由于在接触孔的侧壁上形成的是双隔层，即或在存储电极62图形化过程中发生过蚀，由氮化层60所形成的隔层的大部分仍然会保存下来。这也就是说第二绝缘层52的表面不会由于过蚀而暴露。于是，可以防止位线46和48受到氧化，因为氮化层60形成了一个阻止氧扩散进入第二绝缘层52的势垒。
在此实施方式中，为防止位线氧化，在第二绝缘层52的表面上必须留有至少50埃厚的氮化物隔层60。换言之，即或由于在存储电极62和接触孔之间发生套刻失准而使氮化层受到来自接触孔顶部内侧壁方面的腐蚀，则如果保存下来的氮化层的厚度大于50埃，就可以防止位线氧化。因此，用于隔层的氮化层60和氧化层75的厚度最好每一个都是大约100～300埃。
实施方式4
图11是用来说明根据本发明的第四实施方式的半导体存储器件的形成方法的剖视图。其中与第一实施方式中相同的元件采用同一标号。
参见图11，与实施方式1中相同的步骤一直进行到位线46和48形成为止。之后，利用含氮气体对所得到的具有第一绝缘层44和位线46和48的结构的表面进行氮化。结果，如图所示，在所得到的此结构的表面上形成一薄氮化层80。因此，可以得到与第一实施方式和第二实施方式相同的效果。
另外，因为通过氮化所形成的氮化层80很薄，为30～50埃，所以在腐蚀接触孔时在接触孔的侧壁上不会形成氮化物框或台。
对所得到的具有位线46和48的结构的表面可以利用等离子体方法、热退火法、RTP或类似的工艺进行处理。可以使用含氮气体，如氨(NH3)气，作为反应气体。等离子体法最好是在200～400℃的温度下进行1分钟以上。热退火法最好是在800～900℃的温度下进行30分钟以上。RTP最好是在800～1000℃的温度下进行1分钟以上。为得到所需的氮化结果，上述工艺的温度和时间可以改变。
实施方式5
图12是用来说明根据本发明的第五实施方式的半导体存储器件的形成方法的剖视图。其中与第一实施方式中相同的元件采用同一标号。
参见图12，与实施方式1中相同的步骤一直进行到存储电极62形成为止，只不过不形成第一实施方式中的氧化阻挡层50。在此实施方式中，如果在存储电极62图形化时出现套刻失准，接触孔顶部的第二绝缘层52的表面会暴露。但是，所得到的具有此存储电极62的结构的表面是经过采用与第四实施方式中同样的方法利用含氮气体进行过氮化的。结果，与第四实施方式相同，在所得到的结构的表面上形成具有厚度大约为30～50埃的薄氮化层。之后，形成介质层64和板形电极66。
与第四实施方式相同，对所得到的结构的表面可以利用等离子体方法、热退火法、RTP或类似的工艺进行处理。可以使用含氮气体，如氨(NH3)气，作为反应气体。
在形成存储电极62之后对所得到的结构的表面进行氮化时，暴露的第二绝缘层52的表面也会受到氮化。因此，由于用作介质层64的氮化层是在形成介质层的步骤中在氮化的底层上形成，所以所形成的介质层可以较厚，而不必取决于不同底层的各自特性。因此，用作介质层的氮化层在第二绝缘层52的表面上的淀积厚度可以与在存储电极62的表面上的厚度相同或更厚。因此，就可以防止在其后形成介质中的氧化层时由于扩散氧造成的位线氧化。示例
图13示出的是比较在BPSG层的表面受到氮化处理之前和之后淀积在BPSG层上的氮化层的厚度的曲线图。氮化的目的是为了消除氮化层对底层成分的依赖关系。
在图13中，①代表省略表面处理的情况，②代表利用气体氨(NH3)在温度为400℃时实行等离子体工艺240秒时的情况，③代表在温度为800℃时实行RTN工艺90秒时的情况，④代表在温度为1000℃时实行RTN工艺90秒时的情况和⑤代表利用气体氨(NH3)在温度为820℃时实行热退火工艺60分钟时的情况。
由图13可见，氮化层在表面经过处理时的淀积厚度比在省略表面处理时的淀积厚度要厚。因此，对存储电极结构的表面进行氮化的表面处理可消除介质层64中的氮化层的厚度与底层的依赖关系，所以在暴露的第二绝缘层(图12中的52)的表面上淀积的氮化层的厚度可以与存储电极(图12中的62)的表面上淀积的厚度相同或更厚。
如上所述，在根据本发明的制造半导体存储器件的方法中，在形成位线或存储电极之后，在所得到的结构上形成一氧化阻挡层。另一种方式是可在接触孔的侧壁上形成双隔层。因此，即或在存储电极图形化时出现套刻失准，也可防止位线在形成介质层时受到通过接触孔的侧壁扩散而来的氧的氧化作用。尤其是，通过对形成位线或存储电极之后所得到的结构表面进行氮化可以防止位线受到氧化。
虽然本发明已经通过示例性的实施方式详细说明，但本发明并不限于上述实施方式。熟练的技术人员可以在本发明的范围和精神之内进行各种改变。
Claims (34)
1.一种半导体存储器件的制造方法，包括如下步骤：
在半导体衬底上形成第一绝缘层；
在第一绝缘层上形成多个位线；
在位线和第一绝缘层的基本上是整个表面上形成氧化阻挡层；
在氧化阻挡层上形成第二绝缘层；
通过对第二绝缘层、氧化阻挡层和第一绝缘层图形化形成使半导体衬底的一部分区域暴露的接触孔；
通过接触孔形成连接到半导体衬底的该部分区域的存储电极；和
在存储电极上顺次形成介质层和板形电极。
2.权利要求1的方法，其中氧化阻挡层是氮化层。
3.权利要求2的方法，其中所形成的氮化层的厚度等于或小于大约1000埃。
4.权利要求1的方法，其中每个位线具有侧壁和顶部，并且在位线侧壁和顶部形成的氧化阻挡层的厚度比在第二绝缘层上的厚。
5.权利要求2的方法，其中氮化层是通过低压化学汽相淀积工艺形成。
6.权利要求5的方法，其中低压化学气相淀积工艺是在温度约为800～1000℃和压力约为1乇或更低的条件下利用二氯甲硅烷和氨的混合气作为反应气体进行。
7.权利要求2的方法，其中氮化层是通过快速热氮化工艺形成。
8.权利要求7的方法，其中快速热氮化工艺是在温度约为800～1000℃和大气压力或更低压力的条件下利用氨气作为反应气体进行。
9.权利要求1的方法，其中氧化阻挡层的形成是通过使位线的表面和第一绝缘层氮化而进行。
10.权利要求9的方法，其中氮化步骤是通过等离子体工艺利用气体氨进行。
11.权利要求10的方法，其中等离子体工艺是在温度大约为200～400℃时进行大约1分钟以上。
12.权利要求9的方法，其中氮化步骤是通过热退火工艺进行。
13.权利要求12的方法，其中热退火工艺是在温度大约为800～900℃时进行大约30分钟以上。
14.权利要求1的方法，其中第一和第二绝缘层是硼磷硅酸盐玻璃或非掺杂硅酸盐玻璃。
15.权利要求1的方法，其中氮化层和氧化层是在形成接触孔步骤之前在第二绝缘层上顺次形成。
16.一种半导体存储器件的制造方法，包括如下步骤：
在半导体衬底上形成第一绝缘层；
在第一绝缘层上形成多个位线；
在位线和第一绝缘层上形成第二绝缘层；
通过对第二绝缘层和第一绝缘层图形化形成使半导体衬底的一部分区域暴露的接触孔；
通过接触孔形成连接到半导体衬底的该部分区域的存储电极；
在存储电极上形成氧化阻挡层；和
在氧化阻挡层上顺次形成介质层和板形电极。
17.权利要求16的方法，其中形成氧化阻挡层的步骤是在形成介质层和板形电极之前通过对存储电极表面和邻接的衬底表面进行氮化而进行。
18.权利要求17的方法，其中氮化步骤是通过等离子体工艺利用气体氨进行。
19.权利要求18的方法，其中等离子体工艺是在温度大约为400℃时进行大约4分钟。
20.权利要求17的方法，其中氮化步骤是通过热退火工艺进行。
21.权利要求20的方法，其中热退火工艺是在温度大约为800～900℃时进行大约60分钟。
22.权利要求17的方法，其中氮化步骤是通过快速热氮化工艺进成。
23.权利要求22的方法，其中快速热氮化工艺是在温度约为800～1000℃的条件下进行大约90秒。
24.权利要求17的方法，其中接触孔具有侧壁，并且其中形成存储电极的步骤之前是通过在接触孔的侧壁上形成隔层的步骤。
25.权利要求24的方法，其中氮化步骤之前是为增加其后在第二绝缘层的暴露部分上形成的氧化阻挡层的厚度进行的表面处理步骤。
26.权利要求16的方法，其中第一和第二绝缘层是硼磷硅酸盐玻璃或非掺杂硅酸盐玻璃。
27.权利要求16的方法，其中氮化层和氧化层是在形成接触孔步骤之前在第二绝缘层上顺次形成。
28.一种半导体存储器件，包括：
在半导体衬底上形成的第一绝缘层；
在第一绝缘层上形成的与半导体衬底的第一有源区连接的位线；
为包围位线而形成的氧化阻挡层，其厚度在位线的侧壁和顶部比在第一绝缘层的表面上为厚；
覆盖氧化阻挡层的第二绝缘层；
通过对第二绝缘层、氧化阻挡层和第一绝缘层进行腐蚀而形成的接触孔与半导体衬底的第二有源区连接的存储电极；
覆盖存储电极的介质层；和
覆盖介质层的板形电极。
29.权利要求28的半导体存储器件，其中每个位线具有多晶硅和硅化物顺次淀积的结构。
30.权利要求28的半导体存储器件，其中氧化阻挡层是氮化层。
31.权利要求30的半导体存储器件，其中氧化阻挡层的厚度小于1000埃。
32.权利要求28的半导体存储器件，其中第一绝缘层是硼磷硅酸盐玻璃。
33.权利要求28的半导体存储器件，还包括：
在接触孔内侧壁上形成的隔层。
34.权利要求28的半导体存储器件，其中介质层是由氮化层和氧化层组成的双层。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR23917/1997 | 1997-06-10 | ||
| KR1019970023917A KR100234379B1 (ko) | 1997-06-10 | 1997-06-10 | 비트라인의 산화를 방지하기 위한 반도체 메모리장치의 제조방법 |
| KR23917/97 | 1997-06-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1202003A CN1202003A (zh) | 1998-12-16 |
| CN1128474C true CN1128474C (zh) | 2003-11-19 |
Family
ID=19509098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98103740A Expired - Fee Related CN1128474C (zh) | 1997-06-10 | 1998-02-12 | 防位线氧化的半导体存储器件制造方法及半导体存储器件 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7282407B1 (zh) |
| EP (2) | EP1521303A3 (zh) |
| JP (1) | JPH1117150A (zh) |
| KR (1) | KR100234379B1 (zh) |
| CN (1) | CN1128474C (zh) |
| DE (1) | DE69833829T2 (zh) |
| RU (1) | RU2234763C2 (zh) |
| TW (1) | TW451418B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102543749A (zh) * | 2010-12-30 | 2012-07-04 | 茂达电子股份有限公司 | 制作具有超接口的功率半导体组件的方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100533376B1 (ko) * | 1998-12-30 | 2006-04-21 | 주식회사 하이닉스반도체 | 반도체 장치의 크라운형 커패시터 제조 방법 |
| KR100482753B1 (ko) * | 1999-11-09 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR100416659B1 (ko) * | 2001-06-28 | 2004-01-31 | 동부전자 주식회사 | 반도체장치의 커패시터 제조방법 |
| KR101039136B1 (ko) * | 2004-12-20 | 2011-06-03 | 주식회사 하이닉스반도체 | 코아 영역의 디자인 룰을 줄일 수 있는 반도체 소자의제조방법 |
| KR100714893B1 (ko) * | 2005-12-29 | 2007-05-04 | 삼성전자주식회사 | 식각저지막을 갖는 반도체소자의 제조방법 및 관련된 소자 |
| JP5223167B2 (ja) * | 2006-03-06 | 2013-06-26 | 富士通株式会社 | 磁気抵抗効果素子を含む半導体装置及びその製造方法 |
| US20080149978A1 (en) * | 2006-12-21 | 2008-06-26 | Till Schloesser | Memory device and method of fabricating a memory device |
| TWI517463B (zh) * | 2012-11-20 | 2016-01-11 | 佳能安內華股份有限公司 | 磁阻效應元件之製造方法 |
| CN104681538B (zh) * | 2013-11-26 | 2017-09-22 | 中芯国际集成电路制造(上海)有限公司 | 接触孔及其形成方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5196364A (en) * | 1990-10-24 | 1993-03-23 | Micron Technology, Inc. | Method of making a stacked capacitor dram cell |
| US5126280A (en) * | 1991-02-08 | 1992-06-30 | Micron Technology, Inc. | Stacked multi-poly spacers with double cell plate capacitor |
| TW243541B (zh) * | 1991-08-31 | 1995-03-21 | Samsung Electronics Co Ltd | |
| JPH05121655A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体装置の製造方法 |
| KR960002073B1 (ko) | 1992-06-10 | 1996-02-10 | 삼성전자주식회사 | 반도체 장치의 제조방법 |
| US5445999A (en) * | 1992-11-13 | 1995-08-29 | Micron Technology, Inc. | Advanced technique to improve the bonding arrangement on silicon surfaces to promote uniform nitridation |
| JP2972554B2 (ja) | 1995-05-31 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5595928A (en) * | 1995-09-18 | 1997-01-21 | Vanguard International Semiconductor Corporation | High density dynamic random access memory cell structure having a polysilicon pillar capacitor |
| JPH09139478A (ja) * | 1995-11-10 | 1997-05-27 | Nippon Steel Corp | 半導体記憶装置の製造方法 |
| TW311256B (en) * | 1996-09-21 | 1997-07-21 | Nanya Technology Co Ltd | Manufacturing method of dynamic random access memory |
| KR100244288B1 (ko) * | 1997-06-05 | 2000-02-01 | 김영환 | 반도체소자의 커패시터 제조방법 |
| US5763306A (en) * | 1997-10-24 | 1998-06-09 | Vanguard International Semiconductor Corporation | Method of fabricating capacitor over bit line COB structure for a very high density DRAM applications |
-
1997
- 1997-06-10 KR KR1019970023917A patent/KR100234379B1/ko not_active IP Right Cessation
-
1998
- 1998-01-16 EP EP04078044A patent/EP1521303A3/en not_active Withdrawn
- 1998-01-16 EP EP98300304A patent/EP0884777B1/en not_active Expired - Lifetime
- 1998-01-16 DE DE69833829T patent/DE69833829T2/de not_active Expired - Lifetime
- 1998-02-03 TW TW087101262A patent/TW451418B/zh not_active IP Right Cessation
- 1998-02-12 CN CN98103740A patent/CN1128474C/zh not_active Expired - Fee Related
- 1998-02-25 RU RU98103714/28A patent/RU2234763C2/ru not_active IP Right Cessation
- 1998-03-24 JP JP10076143A patent/JPH1117150A/ja active Pending
- 1998-06-29 US US09/008,525 patent/US7282407B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102543749A (zh) * | 2010-12-30 | 2012-07-04 | 茂达电子股份有限公司 | 制作具有超接口的功率半导体组件的方法 |
| CN102543749B (zh) * | 2010-12-30 | 2014-10-29 | 茂达电子股份有限公司 | 制作具有超接口的功率半导体组件的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0884777A2 (en) | 1998-12-16 |
| EP0884777A3 (en) | 2000-03-29 |
| EP1521303A2 (en) | 2005-04-06 |
| RU2234763C2 (ru) | 2004-08-20 |
| EP1521303A3 (en) | 2005-09-28 |
| US7282407B1 (en) | 2007-10-16 |
| TW451418B (en) | 2001-08-21 |
| DE69833829D1 (de) | 2006-05-11 |
| CN1202003A (zh) | 1998-12-16 |
| KR100234379B1 (ko) | 1999-12-15 |
| KR19990000815A (ko) | 1999-01-15 |
| JPH1117150A (ja) | 1999-01-22 |
| EP0884777B1 (en) | 2006-03-15 |
| DE69833829T2 (de) | 2006-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100561728C (zh) | 半导体器件及其制造方法 | |
| CN1097307C (zh) | 半导体器件的制造方法 | |
| CN1128474C (zh) | 防位线氧化的半导体存储器件制造方法及半导体存储器件 | |
| CN100346465C (zh) | 用于制造半导体器件的方法 | |
| US6784068B2 (en) | Capacitor fabrication method | |
| US7846795B2 (en) | Bit line of a semiconductor device and method for fabricating the same | |
| KR100500940B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| KR100402943B1 (ko) | 고유전체 캐패시터 및 그 제조 방법 | |
| US6300681B1 (en) | Semiconductor device and method for forming the same | |
| CN1714452A (zh) | 半导体器件及其制造方法 | |
| KR100654124B1 (ko) | 벙커 디펙트를 억제할 수 있는 반도체 소자 제조 방법 | |
| US6900118B2 (en) | Method for preventing contact defects in interlayer dielectric layer | |
| KR100318453B1 (ko) | 이리듐막및백금막의이중막구조의하부전극을갖는캐패시터형성방법 | |
| US7186633B2 (en) | Method and structure for tungsten gate metal surface treatment while preventing oxidation | |
| KR100351451B1 (ko) | 반도체메모리장치의 커패시터제조방법 | |
| KR100546151B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| KR100673886B1 (ko) | 콘택 저항을 안정화시킬 수 있는 반도체 소자 제조 방법 | |
| KR100357181B1 (ko) | 반도체 소자의 금속 배선 및 그의 형성 방법 | |
| US6017788A (en) | Method of fabricating bit line | |
| KR20030024301A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2006135231A (ja) | 半導体装置及びその製造方法 | |
| KR100416659B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| TWI309073B (en) | Fabricating method of a semiconductor device | |
| KR100867363B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20060001115A (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20031119 Termination date: 20150212 |
|
| EXPY | Termination of patent right or utility model |