JPH09139478A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH09139478A JPH09139478A JP7317341A JP31734195A JPH09139478A JP H09139478 A JPH09139478 A JP H09139478A JP 7317341 A JP7317341 A JP 7317341A JP 31734195 A JP31734195 A JP 31734195A JP H09139478 A JPH09139478 A JP H09139478A
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Abstract
(57)【要約】
【課題】 パッド電極を介してビット線と不純物拡散層
とが接続されたＤＲＡＭにおいて、キャパシタ上部電極
とビット線接続用のコンタクト孔との合わせずれをなく
す。 【解決手段】 キャパシタ誘電体膜４５と多結晶シリコ
ン膜４６とシリコン窒化膜４７と層間絶縁膜４８とを形
成し、パッド電極４２上において多結晶シリコン膜４６
に達するコンタクト孔５１を形成する。そして、シリコ
ン窒化膜４７を酸化防止マスクにして熱処理を施し、多
結晶シリコン膜４６のうちでコンタクト孔５１の直下領
域およびその周囲近傍領域をシリコン酸化膜５２とし、
エッチングにより前記直下領域のシリコン酸化膜５２だ
けを除去する。 【効果】 開孔部５４を小さくすることができるので、
素子が微細化しても十分なキャパシタ容量を確保するこ
とができる。
とが接続されたＤＲＡＭにおいて、キャパシタ上部電極
とビット線接続用のコンタクト孔との合わせずれをなく
す。 【解決手段】 キャパシタ誘電体膜４５と多結晶シリコ
ン膜４６とシリコン窒化膜４７と層間絶縁膜４８とを形
成し、パッド電極４２上において多結晶シリコン膜４６
に達するコンタクト孔５１を形成する。そして、シリコ
ン窒化膜４７を酸化防止マスクにして熱処理を施し、多
結晶シリコン膜４６のうちでコンタクト孔５１の直下領
域およびその周囲近傍領域をシリコン酸化膜５２とし、
エッチングにより前記直下領域のシリコン酸化膜５２だ
けを除去する。 【効果】 開孔部５４を小さくすることができるので、
素子が微細化しても十分なキャパシタ容量を確保するこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
製造方法に関し、特に、不純物拡散層上にパッド電極
（引出し電極）を形成し、このパッド電極を介して不純
物拡散層と配線とを接続するようにしたＤＲＡＭ（Dyna
mic Random Access Memory）などの半導体記憶装置の製
造方法に関する。
製造方法に関し、特に、不純物拡散層上にパッド電極
（引出し電極）を形成し、このパッド電極を介して不純
物拡散層と配線とを接続するようにしたＤＲＡＭ（Dyna
mic Random Access Memory）などの半導体記憶装置の製
造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭなどの半導体記憶装置において
は、ＭＯＳトランジスタのソース・ドレインと配線とを
直接接続するのではなく、ソース・ドレイン上に形成さ
れたパッド電極を介して接続することが行われている。
このパッド電極を用いることにより、浅い接合のソース
・ドレインが形成できてリーク電流が生じるのを抑制で
きるとともに、コンタクト孔の実質的なアスペクト比が
小さくなって配線の接続信頼性を高めることができる。
は、ＭＯＳトランジスタのソース・ドレインと配線とを
直接接続するのではなく、ソース・ドレイン上に形成さ
れたパッド電極を介して接続することが行われている。
このパッド電極を用いることにより、浅い接合のソース
・ドレインが形成できてリーク電流が生じるのを抑制で
きるとともに、コンタクト孔の実質的なアスペクト比が
小さくなって配線の接続信頼性を高めることができる。
【０００３】このパッド電極を用いた半導体記憶装置の
製造方法について、スタック型キャパシタのメモリセル
を有するＤＲＡＭを例にして図８を参照して説明する。
製造方法について、スタック型キャパシタのメモリセル
を有するＤＲＡＭを例にして図８を参照して説明する。
【０００４】この従来例では、まず、図８（ａ）に示す
ように、半導体シリコン基板１１上にゲート酸化膜１２
およびゲート電極１３をパターン形成し、ゲート電極１
３をシリコン酸化膜１４で覆う。その後、シリコン基板
１１に達するコンタクト孔１５をシリコン酸化膜１４に
形成し、不純物を含む同一層の多結晶シリコン膜等でキ
ャパシタの下部電極１６とパッド電極１７とを形成す
る。そして、下部電極１６およびパッド電極１７からシ
リコン基板１１へ不純物を熱拡散させてソース・ドレイ
ンとなる一対の不純物拡散層１８を形成して、メモリセ
ルを構成するトランジスタ２１を完成させる。
ように、半導体シリコン基板１１上にゲート酸化膜１２
およびゲート電極１３をパターン形成し、ゲート電極１
３をシリコン酸化膜１４で覆う。その後、シリコン基板
１１に達するコンタクト孔１５をシリコン酸化膜１４に
形成し、不純物を含む同一層の多結晶シリコン膜等でキ
ャパシタの下部電極１６とパッド電極１７とを形成す
る。そして、下部電極１６およびパッド電極１７からシ
リコン基板１１へ不純物を熱拡散させてソース・ドレイ
ンとなる一対の不純物拡散層１８を形成して、メモリセ
ルを構成するトランジスタ２１を完成させる。
【０００５】次に、図８（ｂ）に示すように、シリコン
酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜
であるＯＮＯ膜からなるキャパシタ誘電体膜２２および
多結晶シリコン膜からなるキャパシタの上部電極２３を
全面に形成した後、パッド電極１７上において上部電極
２３に開孔部２４を形成して、メモリセルを構成するキ
ャパシタ２５を完成させる。
酸化膜、シリコン窒化膜およびシリコン酸化膜の積層膜
であるＯＮＯ膜からなるキャパシタ誘電体膜２２および
多結晶シリコン膜からなるキャパシタの上部電極２３を
全面に形成した後、パッド電極１７上において上部電極
２３に開孔部２４を形成して、メモリセルを構成するキ
ャパシタ２５を完成させる。
【０００６】次に、図８（ｃ）に示すように、全面に層
間絶縁膜２６を形成し、開孔部２４を通ってパッド電極
１７に達するビット線接続用のコンタクト孔２７を層間
絶縁膜２６に形成する。その後、ビット線（図示せず）
等を形成して、このＤＲＡＭを完成させる。
間絶縁膜２６を形成し、開孔部２４を通ってパッド電極
１７に達するビット線接続用のコンタクト孔２７を層間
絶縁膜２６に形成する。その後、ビット線（図示せず）
等を形成して、このＤＲＡＭを完成させる。
【０００７】以上の一従来例のようにパッド電極１７を
形成すれば、パッド電極１７からの熱拡散により浅い接
合の不純物拡散層１８を形成できて、イオン注入法のよ
うにシリコン基板１１に結晶欠陥が発生せず不純物拡散
層１８とシリコン基板１１との間のリーク電流を抑制す
ることができる。
形成すれば、パッド電極１７からの熱拡散により浅い接
合の不純物拡散層１８を形成できて、イオン注入法のよ
うにシリコン基板１１に結晶欠陥が発生せず不純物拡散
層１８とシリコン基板１１との間のリーク電流を抑制す
ることができる。
【０００８】また、パッド電極１７によってコンタクト
孔２７が浅くなるので、このコンタクト孔２７をビット
線で埋め込み易くなり、コンタクト抵抗の低いビット線
を安定的に形成することができる。従って、パッド電極
１７を形成することによって、ＤＲＡＭの信頼性を高め
ることができる。
孔２７が浅くなるので、このコンタクト孔２７をビット
線で埋め込み易くなり、コンタクト抵抗の低いビット線
を安定的に形成することができる。従って、パッド電極
１７を形成することによって、ＤＲＡＭの信頼性を高め
ることができる。
【０００９】しかも、上述の一従来例のように下部電極
１６とパッド電極１７とを同一層の多結晶シリコン膜で
形成すれば、下部電極１６とパッド電極１７とを異なる
層の多結晶シリコン膜で形成する場合に比べて工程数が
少なくてよいので、ＤＲＡＭを低コストで製造すること
ができる。
１６とパッド電極１７とを同一層の多結晶シリコン膜で
形成すれば、下部電極１６とパッド電極１７とを異なる
層の多結晶シリコン膜で形成する場合に比べて工程数が
少なくてよいので、ＤＲＡＭを低コストで製造すること
ができる。
【００１０】
【発明が解決しようとする課題】ところが、上述の一従
来例では、コンタクト孔２７の形成時に開孔部２４に対
する合わせずれが生じた場合であっても、コンタクト孔
２７を埋め込むビット線と上部電極２３とが短絡するの
を防止するために、コンタクト孔２７に対する合わせ余
裕を上部電極２３に確保する必要がある。つまり、開孔
部２４の面積を大きくする必要がある。一方、開孔部２
４の面積を大きくし過ぎると、下部電極１６との対向面
積が小さくなり必要なキャパシタ容量を確保することが
できなくなってしまう。素子の微細化の進行により、こ
のような短絡防止およびキャパシタ容量の確保という両
方の要請を満たすことが困難となりつつあり、キャパシ
タ容量の確保を優先すると、図８（ｃ）の矢印ａで示す
短絡防止のためのマージンを十分に得ることができなか
った。
来例では、コンタクト孔２７の形成時に開孔部２４に対
する合わせずれが生じた場合であっても、コンタクト孔
２７を埋め込むビット線と上部電極２３とが短絡するの
を防止するために、コンタクト孔２７に対する合わせ余
裕を上部電極２３に確保する必要がある。つまり、開孔
部２４の面積を大きくする必要がある。一方、開孔部２
４の面積を大きくし過ぎると、下部電極１６との対向面
積が小さくなり必要なキャパシタ容量を確保することが
できなくなってしまう。素子の微細化の進行により、こ
のような短絡防止およびキャパシタ容量の確保という両
方の要請を満たすことが困難となりつつあり、キャパシ
タ容量の確保を優先すると、図８（ｃ）の矢印ａで示す
短絡防止のためのマージンを十分に得ることができなか
った。
【００１１】また、このＤＲＡＭにおいては、パッド電
極１７と上部電極２３との間が比較的薄い膜厚のキャパ
シタ誘電体膜２２で隔てられているに過ぎない。このた
め、上部電極２３に開孔部２４を形成する際には、図８
（ｂ）に破線で示すように、パッド電極１７も同時にエ
ッチングされてしまい、場合によってはパッド電極１７
の形状が過度に変形することになって、信頼性の高いＤ
ＲＡＭを製造することが困難であった。
極１７と上部電極２３との間が比較的薄い膜厚のキャパ
シタ誘電体膜２２で隔てられているに過ぎない。このた
め、上部電極２３に開孔部２４を形成する際には、図８
（ｂ）に破線で示すように、パッド電極１７も同時にエ
ッチングされてしまい、場合によってはパッド電極１７
の形状が過度に変形することになって、信頼性の高いＤ
ＲＡＭを製造することが困難であった。
【００１２】これに対しては、上部電極２３のエッチン
グ時にストッパになり得る厚いシリコン酸化膜をパッド
電極１７上にのみ形成しておく方法も考えられる。しか
し、この方法では、シリコン酸化膜の堆積、レジストの
パターニングおよびシリコン酸化膜のエッチング等が必
要であり、工程が大幅に増加してしまう。また、この方
法では、シリコン酸化膜を堆積させるのがキャパシタ誘
電体膜２２上であるので、シリコン酸化膜のエッチング
時にキャパシタ誘電体膜２２が損傷を受け、キャパシタ
誘電体膜２２の絶縁特性が劣化し易い。従って、パッド
電極１７上に膜厚の大きなシリコン酸化膜を形成してお
くのは現実的ではない。
グ時にストッパになり得る厚いシリコン酸化膜をパッド
電極１７上にのみ形成しておく方法も考えられる。しか
し、この方法では、シリコン酸化膜の堆積、レジストの
パターニングおよびシリコン酸化膜のエッチング等が必
要であり、工程が大幅に増加してしまう。また、この方
法では、シリコン酸化膜を堆積させるのがキャパシタ誘
電体膜２２上であるので、シリコン酸化膜のエッチング
時にキャパシタ誘電体膜２２が損傷を受け、キャパシタ
誘電体膜２２の絶縁特性が劣化し易い。従って、パッド
電極１７上に膜厚の大きなシリコン酸化膜を形成してお
くのは現実的ではない。
【００１３】そこで、本発明の目的は、パッド電極を介
して配線と不純物拡散層とが接続されたＤＲＡＭなどの
半導体記憶装置に関して、パッド電極が過度にエッチン
グされず、キャパシタの上部電極とコンタクト孔との合
わせずれが生じることなく、キャパシタの上部電極の開
孔部に対して自己整合的にパッド電極に達するコンタク
ト孔を形成することができる信頼性の高い高集積化が可
能な半導体記憶装置を低コストで製造することができる
方法を提供することである。
して配線と不純物拡散層とが接続されたＤＲＡＭなどの
半導体記憶装置に関して、パッド電極が過度にエッチン
グされず、キャパシタの上部電極とコンタクト孔との合
わせずれが生じることなく、キャパシタの上部電極の開
孔部に対して自己整合的にパッド電極に達するコンタク
ト孔を形成することができる信頼性の高い高集積化が可
能な半導体記憶装置を低コストで製造することができる
方法を提供することである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置の製造方法は、半導体基板
上にゲート絶縁膜を介して形成されたゲート電極および
このゲート電極の両側の前記半導体基板の表面部に形成
された一対の不純物拡散層を有するＭＯＳトランジスタ
と、下部電極が前記不純物拡散層の一方と接続されたキ
ャパシタとからメモリセルが構成されており、前記不純
物拡散層の他方と配線とがパッド電極を介して接続され
た半導体記憶装置の製造方法において、前記ゲート電極
の両側において、前記不純物拡散層とそれぞれ接続され
る前記下部電極および前記パッド電極をパターン形成す
る工程と、少なくとも前記下部電極の表面にキャパシタ
誘電体膜を形成する工程と、前記キャパシタの上部電極
となる多結晶シリコン膜を全面に形成する工程と、前記
多結晶シリコン膜上に酸化防止膜を形成する工程と、前
記酸化防止膜上に層間絶縁膜を形成する工程と、前記パ
ッド電極上において前記多結晶シリコン膜に達するコン
タクト孔を形成する工程と、前記酸化防止膜を耐酸化マ
スクとして熱処理を施すことにより、前記コンタクト孔
の直下領域およびその周囲近傍領域の前記多結晶シリコ
ン膜を熱酸化し、これらの部分をシリコン酸化膜とする
工程と、全面にエッチングを施すことにより、前記コン
タクト孔を前記パッド電極に到達させるとともに、前記
周囲近傍領域に前記シリコン酸化膜を残存させる工程
と、前記コンタクト孔の底部において前記パッド電極と
接続される配線をパターン形成する工程とを有する。
に、本発明の半導体記憶装置の製造方法は、半導体基板
上にゲート絶縁膜を介して形成されたゲート電極および
このゲート電極の両側の前記半導体基板の表面部に形成
された一対の不純物拡散層を有するＭＯＳトランジスタ
と、下部電極が前記不純物拡散層の一方と接続されたキ
ャパシタとからメモリセルが構成されており、前記不純
物拡散層の他方と配線とがパッド電極を介して接続され
た半導体記憶装置の製造方法において、前記ゲート電極
の両側において、前記不純物拡散層とそれぞれ接続され
る前記下部電極および前記パッド電極をパターン形成す
る工程と、少なくとも前記下部電極の表面にキャパシタ
誘電体膜を形成する工程と、前記キャパシタの上部電極
となる多結晶シリコン膜を全面に形成する工程と、前記
多結晶シリコン膜上に酸化防止膜を形成する工程と、前
記酸化防止膜上に層間絶縁膜を形成する工程と、前記パ
ッド電極上において前記多結晶シリコン膜に達するコン
タクト孔を形成する工程と、前記酸化防止膜を耐酸化マ
スクとして熱処理を施すことにより、前記コンタクト孔
の直下領域およびその周囲近傍領域の前記多結晶シリコ
ン膜を熱酸化し、これらの部分をシリコン酸化膜とする
工程と、全面にエッチングを施すことにより、前記コン
タクト孔を前記パッド電極に到達させるとともに、前記
周囲近傍領域に前記シリコン酸化膜を残存させる工程
と、前記コンタクト孔の底部において前記パッド電極と
接続される配線をパターン形成する工程とを有する。
【００１５】本発明の一態様においては、前記層間絶縁
膜がシリコン酸化膜からなり、前記エッチングにより前
記層間絶縁膜の膜厚を減少させるようにする。
膜がシリコン酸化膜からなり、前記エッチングにより前
記層間絶縁膜の膜厚を減少させるようにする。
【００１６】本発明の一態様においては、前記層間絶縁
膜を形成した後、前記コンタクト孔の内側面にサイドウ
ォール絶縁膜を形成する工程をさらに有する。
膜を形成した後、前記コンタクト孔の内側面にサイドウ
ォール絶縁膜を形成する工程をさらに有する。
【００１７】本発明の一態様においては、前記層間絶縁
膜および前記サイドウォール絶縁膜がシリコン酸化膜か
らなり、前記エッチングにより前記層間絶縁膜の膜厚を
減少させるとともに前記サイドウォール絶縁膜を除去す
る。
膜および前記サイドウォール絶縁膜がシリコン酸化膜か
らなり、前記エッチングにより前記層間絶縁膜の膜厚を
減少させるとともに前記サイドウォール絶縁膜を除去す
る。
【００１８】本発明の一態様においては、前記パッド電
極および前記下部電極から不純物をそれぞれ熱拡散させ
ることにより前記一対の不純物拡散層を形成する。
極および前記下部電極から不純物をそれぞれ熱拡散させ
ることにより前記一対の不純物拡散層を形成する。
【００１９】本発明によると、コンタクト孔以外の領域
では多結晶シリコン膜を酸化防止膜で覆っているので、
多結晶シリコン膜のうちのコンタクト孔の直下領域およ
びその周囲近傍領域だけがシリコン酸化膜となる。そし
て、前記直下領域のシリコン酸化膜をエッチングにより
除去するので、パッド電極に到達したコンタクト孔は前
記周囲近傍領域に形成されたシリコン酸化膜によりキャ
パシタ上部電極と絶縁されることになる。つまり、キャ
パシタの上部電極の開孔部に対して自己整合的にコンタ
クト孔を形成することができる。
では多結晶シリコン膜を酸化防止膜で覆っているので、
多結晶シリコン膜のうちのコンタクト孔の直下領域およ
びその周囲近傍領域だけがシリコン酸化膜となる。そし
て、前記直下領域のシリコン酸化膜をエッチングにより
除去するので、パッド電極に到達したコンタクト孔は前
記周囲近傍領域に形成されたシリコン酸化膜によりキャ
パシタ上部電極と絶縁されることになる。つまり、キャ
パシタの上部電極の開孔部に対して自己整合的にコンタ
クト孔を形成することができる。
【００２０】また、多結晶シリコン膜とシリコン酸化膜
との間では通常比較的大きなエッチング選択比を得るこ
とができるので、シリコン酸化膜をエッチングする際に
パッド電極が過度にエッチングされるようなことが起こ
らない。
との間では通常比較的大きなエッチング選択比を得るこ
とができるので、シリコン酸化膜をエッチングする際に
パッド電極が過度にエッチングされるようなことが起こ
らない。
【００２１】また、層間絶縁膜がシリコン酸化膜からな
り、前記エッチングにより層間絶縁膜の膜厚を減少させ
る場合には、メモリセル領域での高さが低くなるので、
メモリセル領域と周辺回路領域との段差を軽減すること
ができる。なお、ここで、シリコン酸化膜とは、ＢやＰ
などの不純物を含有したシリコン酸化膜であるＢＰＳＧ
膜やＰＳＧ膜などをも意味するものとする。
り、前記エッチングにより層間絶縁膜の膜厚を減少させ
る場合には、メモリセル領域での高さが低くなるので、
メモリセル領域と周辺回路領域との段差を軽減すること
ができる。なお、ここで、シリコン酸化膜とは、ＢやＰ
などの不純物を含有したシリコン酸化膜であるＢＰＳＧ
膜やＰＳＧ膜などをも意味するものとする。
【００２２】また、層間絶縁膜を形成した後、コンタク
ト孔の内側面にサイドウォール絶縁膜を形成する工程を
さらに有する場合には、前記周囲近傍領域に形成された
シリコン酸化膜を確実に残存させることができる。
ト孔の内側面にサイドウォール絶縁膜を形成する工程を
さらに有する場合には、前記周囲近傍領域に形成された
シリコン酸化膜を確実に残存させることができる。
【００２３】また、層間絶縁膜およびサイドウォール絶
縁膜がシリコン酸化膜からなり、前記エッチングにより
層間絶縁膜の膜厚を減少させるとともにサイドウォール
絶縁膜を除去する場合には、メモリセル領域と周辺回路
領域との段差を軽減することができるとともに、前記周
囲近傍領域に形成されたシリコン酸化膜を確実に残存さ
せることができる。
縁膜がシリコン酸化膜からなり、前記エッチングにより
層間絶縁膜の膜厚を減少させるとともにサイドウォール
絶縁膜を除去する場合には、メモリセル領域と周辺回路
領域との段差を軽減することができるとともに、前記周
囲近傍領域に形成されたシリコン酸化膜を確実に残存さ
せることができる。
【００２４】また、パッド電極および下部電極から不純
物をそれぞれ熱拡散させることにより一対の不純物拡散
層を形成する場合には、リーク電流の少ない浅い接合を
有する不純物拡散層を形成できる。
物をそれぞれ熱拡散させることにより一対の不純物拡散
層を形成する場合には、リーク電流の少ない浅い接合を
有する不純物拡散層を形成できる。
【００２５】
【発明の実施の形態】以下、本発明を一実施形態につき
図面を参照して説明する。
図面を参照して説明する。
【００２６】図１〜７は、本発明をスタック型キャパシ
タを有するＤＲＡＭの製造に適用した一実施形態を工程
順に示す断面図である。本実施形態では、まず、図１
（ａ）に示すように、Ｐ型のシリコン基板３１上の素子
分離領域とすべき領域に、膜厚５０ｎｍ程度のシールド
ゲート絶縁膜３２と膜厚１００〜３００ｎｍ程度の絶縁
膜３４とで周囲を被覆された、膜厚１００〜２００ｎｍ
程度でリンを高濃度に含有する多結晶シリコン膜からな
るシールドゲート電極３３をパターン形成する。これに
より、素子分離領域にフィールドシールド素子分離構造
が形成される。なお、本実施形態では、フィールドシー
ルド法で素子分離領域を形成しているが、ＬＯＣＯＳ法
で素子分離領域を形成してもよい。
タを有するＤＲＡＭの製造に適用した一実施形態を工程
順に示す断面図である。本実施形態では、まず、図１
（ａ）に示すように、Ｐ型のシリコン基板３１上の素子
分離領域とすべき領域に、膜厚５０ｎｍ程度のシールド
ゲート絶縁膜３２と膜厚１００〜３００ｎｍ程度の絶縁
膜３４とで周囲を被覆された、膜厚１００〜２００ｎｍ
程度でリンを高濃度に含有する多結晶シリコン膜からな
るシールドゲート電極３３をパターン形成する。これに
より、素子分離領域にフィールドシールド素子分離構造
が形成される。なお、本実施形態では、フィールドシー
ルド法で素子分離領域を形成しているが、ＬＯＣＯＳ法
で素子分離領域を形成してもよい。
【００２７】そして、フィールドシールド素子分離構造
で囲まれた活性領域に膜厚２０ｎｍ程度のゲート絶縁膜
３５、および膜厚１５０ｎｍ程度でリンを高濃度に含有
する多結晶シリコン膜からなるゲート電極３６をパター
ン形成した後、ゲート電極３６を膜厚１００〜３００ｎ
ｍ程度の絶縁膜３７で覆う。しかる後、シリコン基板３
１に達するコンタクト孔３８を絶縁膜３７に形成する。
ここで、シールドゲート絶縁膜３２、ゲート絶縁膜３
５、絶縁膜３４、３７は、シリコン酸化膜、シリコン窒
化膜、またはシリコン酸化膜とシリコン窒化膜との積層
膜等で形成する。
で囲まれた活性領域に膜厚２０ｎｍ程度のゲート絶縁膜
３５、および膜厚１５０ｎｍ程度でリンを高濃度に含有
する多結晶シリコン膜からなるゲート電極３６をパター
ン形成した後、ゲート電極３６を膜厚１００〜３００ｎ
ｍ程度の絶縁膜３７で覆う。しかる後、シリコン基板３
１に達するコンタクト孔３８を絶縁膜３７に形成する。
ここで、シールドゲート絶縁膜３２、ゲート絶縁膜３
５、絶縁膜３４、３７は、シリコン酸化膜、シリコン窒
化膜、またはシリコン酸化膜とシリコン窒化膜との積層
膜等で形成する。
【００２８】次に、図１（ｂ）に示すように、リンを含
有する多結晶シリコン膜を全面に堆積させた後、フォト
リソグラフィおよびエッチングによって、この多結晶シ
リコン膜をゲート電極３６の両側においてキャパシタの
下部電極４１とパッド電極４２とのパターンに加工す
る。そして、下部電極４１およびパッド電極４２からシ
リコン基板３１へリンを熱拡散させることにより、ゲー
ト電極３６の両側のシリコン基板３１の表面部に浅い接
合を有する一対の不純物拡散層４３を形成して、ＤＲＡ
Ｍメモリセルを構成するトランジスタ４４を完成させ
る。
有する多結晶シリコン膜を全面に堆積させた後、フォト
リソグラフィおよびエッチングによって、この多結晶シ
リコン膜をゲート電極３６の両側においてキャパシタの
下部電極４１とパッド電極４２とのパターンに加工す
る。そして、下部電極４１およびパッド電極４２からシ
リコン基板３１へリンを熱拡散させることにより、ゲー
ト電極３６の両側のシリコン基板３１の表面部に浅い接
合を有する一対の不純物拡散層４３を形成して、ＤＲＡ
Ｍメモリセルを構成するトランジスタ４４を完成させ
る。
【００２９】次に、図２に示すように、シリコン窒化膜
を全面に堆積させ、９００℃の熱酸化でシリコン窒化膜
の表面にシリコン酸化膜を形成して、膜厚５〜７ｎｍ程
度のＯＮＯ膜であるキャパシタ誘電体膜４５を全面に形
成する。なお、このキャパシタ誘電体膜４５は、下部電
極４１の表面にだけ残存するようにパターニングしても
よい。そして、膜厚１００ｎｍ程度でありリンを含有す
る多結晶シリコン膜４６と、膜厚３０ｎｍ程度の酸化防
止膜（耐酸化膜）としてのシリコン窒化膜４７とを順次
に全面に堆積させる。
を全面に堆積させ、９００℃の熱酸化でシリコン窒化膜
の表面にシリコン酸化膜を形成して、膜厚５〜７ｎｍ程
度のＯＮＯ膜であるキャパシタ誘電体膜４５を全面に形
成する。なお、このキャパシタ誘電体膜４５は、下部電
極４１の表面にだけ残存するようにパターニングしても
よい。そして、膜厚１００ｎｍ程度でありリンを含有す
る多結晶シリコン膜４６と、膜厚３０ｎｍ程度の酸化防
止膜（耐酸化膜）としてのシリコン窒化膜４７とを順次
に全面に堆積させる。
【００３０】次に、図３に示すように、Ｂ（ホウ素）お
よびＰ（リン）を含有したシリコン酸化膜である膜厚５
００〜１０００ｎｍ程度のＢＰＳＧ膜４８を全面に堆積
させ、フォトリソグラフィおよびエッチングによって、
パッド電極４２上において多結晶シリコン膜４６に達す
るコンタクト孔５１をＢＰＳＧ膜４８およびシリコン窒
化膜４７に形成する。
よびＰ（リン）を含有したシリコン酸化膜である膜厚５
００〜１０００ｎｍ程度のＢＰＳＧ膜４８を全面に堆積
させ、フォトリソグラフィおよびエッチングによって、
パッド電極４２上において多結晶シリコン膜４６に達す
るコンタクト孔５１をＢＰＳＧ膜４８およびシリコン窒
化膜４７に形成する。
【００３１】次に、温度９００℃の水蒸気雰囲気中で１
時間の熱処理を行う。この結果、図４に示すように、シ
リコン窒化膜４７が酸化防止マスクになって、多結晶シ
リコン膜４６のうちでコンタクト孔５１の直下領域およ
びその周囲近傍領域が熱酸化されて、これらの部分がシ
リコン酸化膜５２になる。これとともに、ＢＰＳＧ膜４
８がリフローして、ＢＰＳＧ膜４８の表面が平坦化され
る。このとき、シリコン窒化膜４７の存在により、コン
タクト孔５１の直下領域およびその周囲近傍領域以外の
多結晶シリコン膜４６は酸化されない。
時間の熱処理を行う。この結果、図４に示すように、シ
リコン窒化膜４７が酸化防止マスクになって、多結晶シ
リコン膜４６のうちでコンタクト孔５１の直下領域およ
びその周囲近傍領域が熱酸化されて、これらの部分がシ
リコン酸化膜５２になる。これとともに、ＢＰＳＧ膜４
８がリフローして、ＢＰＳＧ膜４８の表面が平坦化され
る。このとき、シリコン窒化膜４７の存在により、コン
タクト孔５１の直下領域およびその周囲近傍領域以外の
多結晶シリコン膜４６は酸化されない。
【００３２】次に、図５に示すように、ＢＰＳＧ膜４８
上の全面にシリコン酸化膜を堆積させ、このシリコン酸
化膜をエッチバックすることにより、シリコン酸化膜か
ら成るサイドウォール酸化膜（側壁）５３をコンタクト
孔５１の内側面に形成する。
上の全面にシリコン酸化膜を堆積させ、このシリコン酸
化膜をエッチバックすることにより、シリコン酸化膜か
ら成るサイドウォール酸化膜（側壁）５３をコンタクト
孔５１の内側面に形成する。
【００３３】次に、図６に示すように、例えばＨＦガス
などを用いて全面に異方性ドライエッチングを施すこと
により、コンタクト孔５１の直下領域にあるシリコン酸
化膜５２およびシリコン窒化膜４５を除去してコンタク
ト孔５１をパッド電極４２に到達させるとともに、コン
タクト孔５１の最下部の周囲近傍領域にシリコン酸化膜
５２を残存させる。また、このエッチングにより、コン
タクト孔５１の内側面に残存するサイドウォール酸化膜
５３も同時に除去され、且つ、ＢＰＳＧ膜４８の膜厚が
小さくなる。これにより、コンタクト孔５１のアスペク
ト比を低減させることができる。
などを用いて全面に異方性ドライエッチングを施すこと
により、コンタクト孔５１の直下領域にあるシリコン酸
化膜５２およびシリコン窒化膜４５を除去してコンタク
ト孔５１をパッド電極４２に到達させるとともに、コン
タクト孔５１の最下部の周囲近傍領域にシリコン酸化膜
５２を残存させる。また、このエッチングにより、コン
タクト孔５１の内側面に残存するサイドウォール酸化膜
５３も同時に除去され、且つ、ＢＰＳＧ膜４８の膜厚が
小さくなる。これにより、コンタクト孔５１のアスペク
ト比を低減させることができる。
【００３４】ここまでの工程により、ＤＲＡＭメモリセ
ルを構成するキャパシタ５５が完成する。また、キャパ
シタ上部電極である多結晶シリコン膜４６に、コンタク
ト孔５１を貫通させるための開孔部５４が形成され、且
つ、この開孔部５４はシリコン酸化膜５２で被覆されて
いる。つまり、多結晶シリコン膜４６とコンタクト孔５
１との合わせずれが生じることなく、開孔部５４とコン
タクト孔５１とを自己整合的に形成することができる。
ルを構成するキャパシタ５５が完成する。また、キャパ
シタ上部電極である多結晶シリコン膜４６に、コンタク
ト孔５１を貫通させるための開孔部５４が形成され、且
つ、この開孔部５４はシリコン酸化膜５２で被覆されて
いる。つまり、多結晶シリコン膜４６とコンタクト孔５
１との合わせずれが生じることなく、開孔部５４とコン
タクト孔５１とを自己整合的に形成することができる。
【００３５】本実施形態では、シリコン酸化膜からなる
サイドウォール酸化膜５３をコンタクト孔５１の内側面
に形成しているので、コンタクト孔５１の直下領域にあ
るシリコン酸化膜５２をエッチングで除去した場合に、
その周囲近傍領域にあるシリコン酸化膜５２が同時に除
去されるのを確実に防止することができる。但し、異方
性の非常に高い条件でシリコン酸化膜をエッチングする
ことができれば、シリコン酸化膜からなるサイドウォー
ル酸化膜５３をコンタクト孔５１の内側面に形成する必
要はない。また、サイドウォール酸化膜５３は、シリコ
ン酸化膜以外の他の絶縁膜で形成してもよく、その場合
には上記シリコン酸化膜のエッチングを行った際に、サ
イドウォール絶縁膜の直下領域のシリコン酸化膜５２も
残存させることができて、より確実にコンタクト孔５１
と多結晶シリコン膜４６との絶縁を確保することができ
る。
サイドウォール酸化膜５３をコンタクト孔５１の内側面
に形成しているので、コンタクト孔５１の直下領域にあ
るシリコン酸化膜５２をエッチングで除去した場合に、
その周囲近傍領域にあるシリコン酸化膜５２が同時に除
去されるのを確実に防止することができる。但し、異方
性の非常に高い条件でシリコン酸化膜をエッチングする
ことができれば、シリコン酸化膜からなるサイドウォー
ル酸化膜５３をコンタクト孔５１の内側面に形成する必
要はない。また、サイドウォール酸化膜５３は、シリコ
ン酸化膜以外の他の絶縁膜で形成してもよく、その場合
には上記シリコン酸化膜のエッチングを行った際に、サ
イドウォール絶縁膜の直下領域のシリコン酸化膜５２も
残存させることができて、より確実にコンタクト孔５１
と多結晶シリコン膜４６との絶縁を確保することができ
る。
【００３６】次に、図７に示すように、コンタクト孔５
１の底部においてパッド電極４２に接続されるように、
タングステン膜やタングステンポリサイド層からなるビ
ット線５６をパターン形成する。このとき、ビット線５
６は、シリコン酸化膜５２によって多結晶シリコン膜４
６から絶縁されている。この後、表面保護膜（図示せ
ず）等を形成して、このＤＲＡＭを完成させる。
１の底部においてパッド電極４２に接続されるように、
タングステン膜やタングステンポリサイド層からなるビ
ット線５６をパターン形成する。このとき、ビット線５
６は、シリコン酸化膜５２によって多結晶シリコン膜４
６から絶縁されている。この後、表面保護膜（図示せ
ず）等を形成して、このＤＲＡＭを完成させる。
【００３７】以上説明したように、本実施形態による
と、コンタクト孔５１以外の領域では多結晶シリコン膜
４６を酸化防止膜としてのシリコン窒化膜４７で覆って
いるので、熱処理により、多結晶シリコン膜４６のうち
のコンタクト孔５１の直下領域およびその周囲近傍領域
だけがシリコン酸化膜５２となる。そして、前記直下領
域のシリコン酸化膜５２をエッチングにより除去するの
で、パッド電極４２に到達したコンタクト孔５１は前記
周囲近傍領域に形成されたシリコン酸化膜５２により多
結晶シリコン膜４６と絶縁されることになる。つまり、
キャパシタの上部電極の開孔部５４に対して自己整合的
にコンタクト孔５１を形成することができる。従って、
素子が微細化した場合でも十分なキャパシタ容量を確保
することが可能となる。
と、コンタクト孔５１以外の領域では多結晶シリコン膜
４６を酸化防止膜としてのシリコン窒化膜４７で覆って
いるので、熱処理により、多結晶シリコン膜４６のうち
のコンタクト孔５１の直下領域およびその周囲近傍領域
だけがシリコン酸化膜５２となる。そして、前記直下領
域のシリコン酸化膜５２をエッチングにより除去するの
で、パッド電極４２に到達したコンタクト孔５１は前記
周囲近傍領域に形成されたシリコン酸化膜５２により多
結晶シリコン膜４６と絶縁されることになる。つまり、
キャパシタの上部電極の開孔部５４に対して自己整合的
にコンタクト孔５１を形成することができる。従って、
素子が微細化した場合でも十分なキャパシタ容量を確保
することが可能となる。
【００３８】また、コンタクト孔５１の直下領域のシリ
コン酸化膜５２を除去する際、多結晶シリコン膜とシリ
コン酸化膜との間では通常比較的大きなエッチング選択
比を得ることができるので、パッド電極４２が過度にエ
ッチングされるようなことが起こらない。従って、パッ
ド電極４２を下部電極４１と同一層の多結晶シリコン膜
で形成することができ、信頼性の高いＤＲＡＭを低コス
トで製造することが可能となる。
コン酸化膜５２を除去する際、多結晶シリコン膜とシリ
コン酸化膜との間では通常比較的大きなエッチング選択
比を得ることができるので、パッド電極４２が過度にエ
ッチングされるようなことが起こらない。従って、パッ
ド電極４２を下部電極４１と同一層の多結晶シリコン膜
で形成することができ、信頼性の高いＤＲＡＭを低コス
トで製造することが可能となる。
【００３９】また、コンタクト孔５１の直下領域のシリ
コン酸化膜５２を除去すると同時に、ＢＰＳＧ膜４８の
膜厚が減少するので、メモリセル領域での高さが低くな
るので、メモリセル領域と周辺回路領域との段差を軽減
することができる。
コン酸化膜５２を除去すると同時に、ＢＰＳＧ膜４８の
膜厚が減少するので、メモリセル領域での高さが低くな
るので、メモリセル領域と周辺回路領域との段差を軽減
することができる。
【００４０】
【発明の効果】本発明によると、比較的簡単な工程によ
り、キャパシタの上部電極の開孔部に対して自己整合的
にビット線接続用のコンタクト孔を形成することができ
る。従って、素子が微細化した場合でもコンタクト孔に
対する合わせ余裕を多結晶シリコン膜に確保する必要が
なく、開孔部の面積を最小限にして十分なキャパシタ容
量が確保できる半導体記憶装置を製造することが可能に
なる。
り、キャパシタの上部電極の開孔部に対して自己整合的
にビット線接続用のコンタクト孔を形成することができ
る。従って、素子が微細化した場合でもコンタクト孔に
対する合わせ余裕を多結晶シリコン膜に確保する必要が
なく、開孔部の面積を最小限にして十分なキャパシタ容
量が確保できる半導体記憶装置を製造することが可能に
なる。
【００４１】また、コンタクト孔の直下領域のシリコン
酸化膜を除去する際、パッド電極が過度にエッチングさ
れるようなことが起こらないので、信頼性の高い半導体
記憶装置を製造することが可能となる。
酸化膜を除去する際、パッド電極が過度にエッチングさ
れるようなことが起こらないので、信頼性の高い半導体
記憶装置を製造することが可能となる。
【図１】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図２】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図４】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図５】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図６】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図７】本発明の一実施形態の半導体記憶装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図８】従来の半導体記憶装置の製造方法を工程順に示
す断面図である。
す断面図である。
３１ 半導体基板 ３６ ゲート電極 ４１ 下部電極 ４２ パッド電極 ４３ 不純物拡散層 ４４ ＭＯＳトランジスタ ４５ キャパシタ誘電体膜 ４６ 多結晶シリコン膜（キャパシタ上部電極） ４７ シリコン窒化膜（酸化防止膜） ４８ 層間絶縁膜 ５１ コンタクト孔 ５２ シリコン酸化膜 ５３ サイドウォール酸化膜 ５４ 開孔部 ５５ キャパシタ ５６ ビット線
Claims (5)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極およびこのゲート電極の両側の前記
半導体基板の表面部に形成された一対の不純物拡散層を
有するＭＯＳトランジスタと、下部電極が前記不純物拡
散層の一方と接続されたキャパシタとからメモリセルが
構成されており、前記不純物拡散層の他方と配線とがパ
ッド電極を介して接続された半導体記憶装置の製造方法
において、 前記ゲート電極の両側において、前記不純物拡散層とそ
れぞれ接続される前記下部電極および前記パッド電極を
パターン形成する工程と、 少なくとも前記下部電極の表面にキャパシタ誘電体膜を
形成する工程と、 前記キャパシタの上部電極となる多結晶シリコン膜を全
面に形成する工程と、 前記多結晶シリコン膜上に酸化防止膜を形成する工程
と、 前記酸化防止膜上に層間絶縁膜を形成する工程と、 前記パッド電極上において前記多結晶シリコン膜に達す
るコンタクト孔を形成する工程と、 前記酸化防止膜を耐酸化マスクとして熱処理を施すこと
により、前記コンタクト孔の直下領域およびその周囲近
傍領域の前記多結晶シリコン膜を熱酸化し、これらの部
分をシリコン酸化膜とする工程と、 全面にエッチングを施すことにより、前記コンタクト孔
を前記パッド電極に到達させるとともに、前記周囲近傍
領域に前記シリコン酸化膜を残存させる工程と、 前記コンタクト孔の底部において前記パッド電極と接続
される配線をパターン形成する工程とを有することを特
徴とする半導体記憶装置の製造方法。 - 【請求項２】 前記層間絶縁膜がシリコン酸化膜からな
り、前記エッチングにより前記層間絶縁膜の膜厚を減少
させるようにすることを特徴とする請求項１に記載の半
導体記憶装置の製造方法。 - 【請求項３】 前記層間絶縁膜を形成した後、前記コン
タクト孔の内側面にサイドウォール絶縁膜を形成する工
程をさらに有することを特徴とする請求項１に記載の半
導体記憶装置の製造方法。 - 【請求項４】 前記層間絶縁膜および前記サイドウォー
ル絶縁膜がシリコン酸化膜からなり、前記エッチングに
より前記層間絶縁膜の膜厚を減少させるとともに前記サ
イドウォール絶縁膜を除去することを特徴とする請求項
３に記載の半導体記憶装置の製造方法。 - 【請求項５】 前記パッド電極および前記下部電極から
不純物をそれぞれ熱拡散させることにより前記一対の不
純物拡散層を形成することを特徴とする請求項１〜４の
いずれか１項に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317341A JPH09139478A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7317341A JPH09139478A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09139478A true JPH09139478A (ja) | 1997-05-27 |
Family
ID=18087146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7317341A Withdrawn JPH09139478A (ja) | 1995-11-10 | 1995-11-10 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09139478A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0884777A2 (en) * | 1997-06-10 | 1998-12-16 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor memory device |
| US6653230B2 (en) | 1999-02-10 | 2003-11-25 | Nec Corporation | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof |
-
1995
- 1995-11-10 JP JP7317341A patent/JPH09139478A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0884777A2 (en) * | 1997-06-10 | 1998-12-16 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor memory device |
| EP0884777A3 (en) * | 1997-06-10 | 2000-03-29 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor memory device |
| EP1521303A2 (en) * | 1997-06-10 | 2005-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor memory device |
| EP1521303A3 (en) * | 1997-06-10 | 2005-09-28 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor memory device |
| US6653230B2 (en) | 1999-02-10 | 2003-11-25 | Nec Corporation | Semiconductor device having concave electrode and convex electrode and method of manufacturing thereof |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |