JP5223167B2 - 磁気抵抗効果素子を含む半導体装置及びその製造方法 - Google Patents
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Description
本発明は、磁気抵抗効果素子を含む半導体装置及びその製造方法に関し、磁気抵抗効果素子の抵抗変化により情報を記憶するメモリに適した半導体装置及びその製造方法に関する。
下記の特許文献１に、磁気抵抗効果素子を用いた磁気ランダムアクセスメモリ（MagneticRandom Access Memory：ＭＲＡＭ）が開示されている。ＭＲＡＭは、トンネル磁気抵抗（Tunnel Magneto Resistance）効果を示す磁気トンネル接合（MagneticTunnel Junction：ＭＴＪ）素子に、磁気を利用して情報を書き込み、ＭＴＪ素子の磁化方向によって抵抗が変化する現象を利用して情報を読み出す。
図８Ａに、一般的なＭＴＪ素子の概略断面図を示す。層間絶縁膜１００の上に、ＭＴＪ素子１１０が形成されている。層間絶縁膜１１５がＭＴＪ素子１１０を覆う。ＭＴＪ素子１１０は、磁化方向が固定されたピンド層１０３と磁化方向が自由に変化するフリー層１０５で、トンネル絶縁膜１０４を挟んだ積層構造を有する。この積層構造の両面に、それぞれ電極１２０及び１２１が形成されている。フリー層１０５内の磁化方向が変化することにより、ＭＴＪ素子１１０の電気抵抗が変化する。この電気抵抗の変化を検出することにより、情報の読出しが行われる。
なお、トンネル絶縁膜に代えて、非磁性導電材料からなる膜を用いてもよい。このような素子を、一般的に磁気抵抗効果素子と呼ぶ。
ＭＴＪ素子１１０は、ＮｉＦｅやＣｏＦｅ等の酸化されやすい材料を含む。これらの材料が酸化されると素子抵抗が変化してしまう。例えば、原料ガスをプラズマで分解して層間絶縁膜を形成する工程で、ＭＴＪ素子１１０が酸化されてしまう。
図８Ｂに、同一基板上に形成した８０個のＭＴＪ素子の電気抵抗の測定結果を示す。評価対象のＭＴＪ素子は、トンネル接合面の寸法が０．２μｍ×０．４μｍのものである。なお、測定にあたっては、フリー層１０５の磁化方向とピンド層１０３の磁化方向とが平行の状態で行った。
素子抵抗が１ｋΩ・μｍ２〜３ｋΩ・μｍ２の範囲でばらついていることがわかる。素子抵抗のばらつきがあると、ＭＴＪ素子ごとに”０”状態と”１”状態との判定しきい値が変動してしまい、安定して情報の読出しを行うことができない。
本発明の目的は、磁気抵抗効果素子の抵抗のばらつきを抑制することができる半導体装置及びその製造方法を提供することである。
本発明の一観点によると、
（ａ）磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んだ磁気抵抗効果素子を形成する工程と、
（ｂ）前記磁気抵抗効果素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の表層部を窒化する工程と
を有し、
前記工程（ｂ）において、前記層間絶縁膜は、前記磁気抵抗効果素子の側面及び上面に沿った側面部及び上面部が形成されるような薄さで形成され、
前記工程（ｃ）は、前記層間絶縁膜の前記側面部及び前記上面部、及びその外側の表層部を窒化し、
前記工程（ｃ）で窒化された前記層間絶縁膜の前記表層部の誘電率は、前記層間絶縁膜の窒化されていない部分の誘電率よりも高い半導体装置の製造方法が提供される。
（ａ）磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んだ磁気抵抗効果素子を形成する工程と、
（ｂ）前記磁気抵抗効果素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の表層部を窒化する工程と
を有し、
前記工程（ｂ）において、前記層間絶縁膜は、前記磁気抵抗効果素子の側面及び上面に沿った側面部及び上面部が形成されるような薄さで形成され、
前記工程（ｃ）は、前記層間絶縁膜の前記側面部及び前記上面部、及びその外側の表層部を窒化し、
前記工程（ｃ）で窒化された前記層間絶縁膜の前記表層部の誘電率は、前記層間絶縁膜の窒化されていない部分の誘電率よりも高い半導体装置の製造方法が提供される。
本発明の他の観点によると、
第１の方向に延在する複数のディジット線と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記ディジット線とビット線との交差箇所に配置され、磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んでなる磁気抵抗効果素子と、
前記磁気抵抗効果素子を覆うように形成され、その表層部が窒化されている層間絶縁膜であって、窒化された前記表層部の誘電率が、窒化されていない部分の誘電率よりも高い前記層間絶縁膜と
を有し、
前記ビット線が前記層間絶縁膜の上に形成されており、
前記層間絶縁膜は、前記磁気抵抗効果素子の側面及び上面に沿った側面部及び上面部が形成されるような薄さで形成され、
前記層間絶縁膜の前記側面部及び前記上面部、及びその外側の表層部が窒化されている半導体装置が提供される。
第１の方向に延在する複数のディジット線と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記ディジット線とビット線との交差箇所に配置され、磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んでなる磁気抵抗効果素子と、
前記磁気抵抗効果素子を覆うように形成され、その表層部が窒化されている層間絶縁膜であって、窒化された前記表層部の誘電率が、窒化されていない部分の誘電率よりも高い前記層間絶縁膜と
を有し、
前記ビット線が前記層間絶縁膜の上に形成されており、
前記層間絶縁膜は、前記磁気抵抗効果素子の側面及び上面に沿った側面部及び上面部が形成されるような薄さで形成され、
前記層間絶縁膜の前記側面部及び前記上面部、及びその外側の表層部が窒化されている半導体装置が提供される。
層間絶縁膜を窒化することにより、水分を透過させにくい窒化物層が形成される。これにより、磁気抵抗効果素子の強磁性材料が酸化されることを防止し、抵抗のばらつきを小さくすることができる。
図１Ａ〜図３を参照して、実施例による半導体装置の製造方法について説明する。図１Ａ〜図１Ｆには、１つのメモリセルを示す。このメモリセルが、基板上に行列状に多数配置される。
図１Ａに示すように、シリコン等からなる半導体基板１の表層部に素子分離絶縁膜２を形成し、活性領域を画定する。この活性領域内に、ＭＯＳトランジスタ３を形成する。ＭＯＳトランジスタ３のゲート電極はワード線４を兼ねており、紙面に垂直な方向に延在する。ＭＯＳトランジスタ３を覆うように、半導体基板１の上に層間絶縁膜５を形成する。
層間絶縁膜５にビアホールを形成し、ビアホール内に導電プラグ６及び７を充填する。導電プラグ６及び７は、それぞれＭＯＳトランジスタ３のソース及びドレイン領域に接続される。層間絶縁膜５の上に層間絶縁膜８を形成する。層間絶縁膜８に配線溝を形成し、配線溝内に、孤立配線９及びグランド線１０を充填する。孤立配線９は導電プラグ６に接続され、グランド線１０は、もう一方の導電プラグ７に接続されている。グランド線１０は、紙面に垂直な方向に延在する。
層間絶縁膜８の上に、さらに層間絶縁膜１３を形成する。この層間絶縁膜１３にビアホールを形成し、このビアホール内に、孤立配線９に接続される導電プラグ１４を充填する。層間絶縁膜１３の上に、さらに層間絶縁膜１５を形成する。層間絶縁膜１５に配線溝を形成し、この配線溝内に、孤立配線１７及びディジット線１６を充填する。孤立配線１７はその下の導電プラグ１４に接続される。ディジット線１６は、ワード線４と平行な方向に延在する。層間絶縁膜１５の上に、さらに層間絶縁膜２０を形成する。層間絶縁膜２０にビアホールを形成し、このビアホール内に、孤立配線１７に接続される導電プラグ２１を充填する。
これらの層間絶縁膜５、８、１３、１５及び２０は、例えば酸化シリコン、有機絶縁材料等で形成される。最下層の導電プラグ６及び７はタングステン（Ｗ）等で形成される。上層の導電プラグ１４、２１、孤立配線９、１７、グランド線１０、ディジット線１６は、銅（Ｃｕ）等で形成される。なお、必要に応じて、配線層の数を増やしてもよい。また、デュアルダマシン法を用いて、導電プラグと配線とを同時に形成してもよい。
図１Ｂに示すように、層間絶縁膜２０の上に、導電プラグ２１に接続され、対応するディジット線１６の上方まで達する配線２５を形成する。配線２５は、例えばＴｉ膜、ＴｉＮ膜、Ａｌ膜、及びＴｉＮ膜がこの順番に積層された層構造を有する。
配線２５の上に、ＭＴＪ素子３０を形成する。ＭＴＪ素子３０は、配線２５とディジット線１６とが交差する領域の上に配置される。
図２に、ＭＴＪ素子３０の層構造を示す。Ｔａからなる下部電極６１の上に、ＮｉＦｅ層６２、反強磁性層６３、ピンド層６４、トンネルバリア層６５、フリー層６６、及び上部電極６７がこの順番に積層されている。ＮｉＦｅ層６２の厚さは、例えば２ｎｍである。反強磁性層６３は、ＰｔＭｎ、ＩｒＭｎ等の反強磁性材料で形成され、その厚さは２０ｎｍである。
ピンド層６４は、下側から順番に厚さ３ｎｍのＣｏＦｅ層６４Ａ、厚さ０．９ｎｍのＲｕ層６４Ｂ、及び厚さ３ｎｍのＣｏＦｅ層６４Ｃがこの順番に積層された３層で構成される。トンネルバリア層６５は酸化アルミニウム（ＡｌＯｘ）で形成され、その厚さは１ｎｍである。フリー層６６は、下側から順番に厚さ６ｎｍのＮｉＦｅ層６６Ａ、厚さ０．９ｎｍのＲｕ層６６Ｂ、及び厚さ４ｎｍのＮｉＦｅ層６６Ｃが積層された３層で構成される。上部電極６７はＴａで形成される。
これらの各層は、例えばスパッタリングにより成膜され、イオンミリング等によりパターニングされる。
図１Ｃに示すように、層間絶縁膜２０の上に酸化シリコンからなる層間絶縁膜３５を、プラズマＣＶＤにより形成する。層間絶縁膜３５は、配線２５及びＭＴＪ素子３０を覆う。層間絶縁膜３５の厚さは、１００〜３００ｎｍの範囲内とする。
図１Ｄに示すように、層間絶縁膜３５の表層部を窒化することにより、窒化シリコンからなる保護膜３６を形成する。この窒化処理は、例えば、層間絶縁膜３５の表面を、下記の条件で、ＮＨ３とＨ２との混合ガスのプラズマに晒すことにより行うことができる。
ＮＨ３流量：４０ｓｃｃｍ
Ｈ２流量：１０ｓｃｃｍ
圧力：１．０Ｐａ
ＲＦパワー：２００Ｗ
処理時間：１０秒
基板温度：室温〜４００℃
図３Ａ及び図３Ｂに、それぞれ窒化処理前と窒化処理後の層間絶縁膜３５の深さ方向に関する構成元素分布を、オージェ電子分光分析により測定した結果を示す。横軸は、スパッタリング時間を単位「分」で表し、表面からの深さに対応する。縦軸は、各元素の検出強度を示す。窒化処理を行うことにより、表層部に窒素が導入され、シリコン窒化物が形成されていることがわかる。なお、窒化処理後の最表面において酸素が検出されているが、これは測定前に測定対象物を大気に晒したことにより表面が自然酸化されたためである。
Ｈ２流量：１０ｓｃｃｍ
圧力：１．０Ｐａ
ＲＦパワー：２００Ｗ
処理時間：１０秒
基板温度：室温〜４００℃
図３Ａ及び図３Ｂに、それぞれ窒化処理前と窒化処理後の層間絶縁膜３５の深さ方向に関する構成元素分布を、オージェ電子分光分析により測定した結果を示す。横軸は、スパッタリング時間を単位「分」で表し、表面からの深さに対応する。縦軸は、各元素の検出強度を示す。窒化処理を行うことにより、表層部に窒素が導入され、シリコン窒化物が形成されていることがわかる。なお、窒化処理後の最表面において酸素が検出されているが、これは測定前に測定対象物を大気に晒したことにより表面が自然酸化されたためである。
図１Ｅに示すように、層間絶縁膜３５及び保護膜３６にビアホール３７を形成し、ＭＴＪ素子３０の上部電極６７の表面の一部を露出させる。
図１Ｆに示すように、保護膜３６の上にビット線４０を形成する。ビット線４０は、図１Ｆの横方向に延在し、ビアホール３７内を経由してＭＴＪ素子３０の上部電極６７に接続される。ビット線４０は、ＭＴＪ素子３０の下部電極６１に接続された配線２５と同一の積層構造を有する。保護膜３６の上に、ビット線４０を覆うように酸化シリコンからなる層間絶縁膜４５を形成する。次いで、化学機械研磨（ＣＭＰ）を行うことにより層間絶縁膜４５の表面を平坦化する。層間絶縁膜４５の上に配線５０を形成する。さらに、配線５０を覆うように、層間絶縁膜４５の上に層間絶縁膜５１を形成する。
次に、図４Ａ〜図４Ｄを参照して、第２の実施例による半導体装置の製造方法について説明する。
図４Ａに示すビット線４０を形成するまでの工程は、第１の実施例の図１Ｆに示したビット線４０を形成するまでの工程と共通である。ビット線４０を覆うように、保護膜３６の上に酸化シリコンからなる層間絶縁膜４５を形成する。図４Ｂに示すように、化学機械研磨（ＣＭＰ）を行うことにより層間絶縁膜４５の表面を平坦化する。
図４Ｃに示すように、層間絶縁膜４５の表層部を窒化することにより、保護膜４６を形成する。窒化処理は、図１Ｄに示した保護膜３６の形成方法と同一である。図４Ｄに示すように、保護膜４６の上に配線５０を形成する。さらに、配線５０を覆うように、保護膜４６の上に層間絶縁膜５１を形成する。このようにして、多層配線層を順次形成していく。
図５Ａに、第１の実施例による方法で同一基板上に形成した８０個のＭＴＪ素子の抵抗のばらつきの測定結果を示す。図５Ｂに、第２の実施例による方法で同一基板上に形成した８０個のＭＴＪ素子の抵抗のばらつきの測定結果を示す。図５Ｃに、図１Ｆに示した第１の実施例による半導体装置の層間絶縁膜３５を、酸化シリコンに代えてＳｉＯＦで形成した第３の実施例による半導体装置のＭＴＪ素子の抵抗のばらつきを示す。第１の実施例では窒化処理時間を１０秒としたが、第３の実施例では、窒化処理時間を１５秒とした。横軸は素子番号を表し、縦軸は、ＭＴＪ素子３０の抵抗を単位「Ω・μｍ２」で表す。
図８Ｂに示した従来例を比較すると、第１〜第３の実施例のいずれの場合にも、抵抗のばらつきが小さくなっていることがわかる。これは、シリコン窒化物からなる保護膜３６及び４６により、ＭＴＪ素子３０への水分の侵入が防止されたためと考えられる。
層間絶縁膜３６及び４６の材料として、酸化シリコン、ＳｉＯＦ以外に、窒化されることによって、元の材料よりも水分を透過させにくい絶縁物になるものを用いてもよい。例えば、ＳｉＣ、ＳｉＯＣ等のＳｉを含む絶縁材料で形成してもよいし、Ａｌ２Ｏ３等のＡｌを含む絶縁材料で形成してもよい。層間絶縁膜３５及び４５をＳｉＯＣで形成する場合には、窒化処理時間を、例えば１５秒とする。また、ＳｉＣやＡｌ２Ｏ３で形成する場合には、窒化処理時間を例えば２０秒とする。
一般に、シリコン窒化物やアルミニウム窒化物は、シリコン酸化物、シリコン炭化物、シリコン酸化フッ化物、アルミニウム酸化物に比べて、高い誘電率を有する。層間絶縁膜３５及び４５の表層部を窒化することにより形成される保護膜３６及び４６は、層間絶縁膜３５及び４５よりも高い誘電率を有する。このため、保護膜３６及び４６を厚くしすぎると、配線間の寄生容量が大きくなり、信号の伝搬遅延の要因になる。逆に、保護膜３６及び４６を薄くしすぎると、水分の侵入を防止する効果が低下してしまう。従って、保護膜３６及び４６の各々の厚さを１０〜３０ｎｍの範囲内とすることが好ましい。
図６に、第１〜第３の実施例による半導体装置の等価回路図を示す。複数のワード線４が第１の方向（図６において縦方向）に延在する。ワード線４に対応して、第１の方向に延在するディジット線１６が配置されている。複数のビット線４０が、第１の方向と交差する第２の方向（図６において横方向）に延在する。
ビット線４０とディジット線１６との交差箇所に、ＭＴＪ素子３０が配置されている。ワード線４とビット線４０との交差箇所にＭＯＳトランジスタ３が配置されている。ＭＴＪ素子３０の一方の端子が、対応するビット線４０に接続されており、他方の端子が対応するＭＯＳトランジスタ３の一方の端子に接続されている。ＭＯＳトランジスタ３の他方の端子は接地されている。ＭＯＳトランジスタ３のゲート電極は、対応するワード線４に接続されている。
図７に、第１〜第３の実施例による半導体装置の平面図を示す。複数のワード線４及びディジット線１６が、第１の方向（図７において縦方向）に延在する。両者は、平面視においてほぼ重なっている。２本のワード線４に対して１本のグランド線１０が、その間に配置されている。複数のビット線４０が第２の方向（図７において横方向）に延在している。ビット線４０とディジット線１６との交差箇所にＭＴＪ素子３０が配置されている。
２本のワード線４とそれに対応するグランド線１０からなる３本の配線と、ビット線４０との交差箇所に活性領域５０が配置されている。ワード線４とビット線４０との交差箇所に、ＭＯＳトランジスタ３が配置されている。すなわち、１つの活性領域５０内に２つのＭＯＳトランジスタ３が配置されており、グランド線１０に接続される不純物拡散領域が共有されている。ＭＯＳトランジスタ３の、グランド線１０とは反対側の不純物拡散領域とＭＴＪ素子３０とを配線２５が接続する。全面を、保護膜３６が覆っている。
選択された１本のディジット線１６と１本のビット線４０とに書き込み電流を流すと、両者の交差箇所に合成磁場が発生する。この合成磁場により、ＭＴＪ素子３０のフリー層の磁化方向が変化し、書き込みが行われる。ＭＯＳトランジスタ３を導通させてＭＴＪ素子３０の電気抵抗を検出することにより、情報の読出しが行われる。
第１〜第３の実施例による半導体装置においては、複数のＭＴＪ素子３０の抵抗のばらつきが小さい。このため、複数のＭＴＪ素子３０について、安定した情報の読出しを行うことができる。
上記第１〜第３の実施例では、磁気抵抗効果素子としてＭＴＪ素子を用いたが、その他に、外部磁場によって磁気抵抗が変化する素子、例えばＭＴＪ素子のトンネル絶縁膜を非磁性導電材料からなる膜で置き換えた磁気抵抗効果素子を用いることも可能である。
また、上記第１〜第３の実施例による層間絶縁膜と保護膜との組み合わせは、磁気抵抗効果素子を用いたＭＲＡＭのみならず、強誘電体材料を利用した強誘電体メモリ（ＦＲＡＭ）や抵抗変化を利用したレジスタンスＲＡＭ（ＲＲＡＭ）にも適用可能である。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
上記実施例から、以下の付記に示された発明が導出される。
（付記１）
（ａ）磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んだ磁気抵抗効果素子を形成する工程と、
（ｂ）前記磁気抵抗効果素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の表層部を窒化する工程と
を有する半導体装置の製造方法。
（ａ）磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んだ磁気抵抗効果素子を形成する工程と、
（ｂ）前記磁気抵抗効果素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の表層部を窒化する工程と
を有する半導体装置の製造方法。
（付記２）
前記層間絶縁膜が、ＳｉまたはＡｌを含み、前記工程ｃにおいて、シリコン窒化物またはアルミニウム窒化物を形成する付記１に記載の半導体装置の製造方法。
前記層間絶縁膜が、ＳｉまたはＡｌを含み、前記工程ｃにおいて、シリコン窒化物またはアルミニウム窒化物を形成する付記１に記載の半導体装置の製造方法。
（付記３）
前記工程ｃにおいて窒化される表層部の厚さが、１０〜３０ｎｍの範囲内である付記１または２に記載の半導体装置の製造方法。
前記工程ｃにおいて窒化される表層部の厚さが、１０〜３０ｎｍの範囲内である付記１または２に記載の半導体装置の製造方法。
（付記４）
前記工程ｃは、プラズマＣＶＤによるものである付記１〜３のいずれかに記載の半導体装置の製造方法。
前記工程ｃは、プラズマＣＶＤによるものである付記１〜３のいずれかに記載の半導体装置の製造方法。
（付記５）
第１の方向に延在する複数のディジット線と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記ディジット線とビット線との交差箇所に配置され、磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んでなる磁気抵抗効果素子と、
前記磁気抵抗効果素子を覆うように形成され、その表層部が窒化されている層間絶縁膜と
を有し、前記ビット線が前記層間絶縁膜の上に形成されている半導体装置。
第１の方向に延在する複数のディジット線と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記ディジット線とビット線との交差箇所に配置され、磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んでなる磁気抵抗効果素子と、
前記磁気抵抗効果素子を覆うように形成され、その表層部が窒化されている層間絶縁膜と
を有し、前記ビット線が前記層間絶縁膜の上に形成されている半導体装置。
（付記６）
さらに、
前記ビット線上に形成され、その表層部が窒化されている第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された配線層と
を有する付記５に記載の半導体装置。
さらに、
前記ビット線上に形成され、その表層部が窒化されている第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成された配線層と
を有する付記５に記載の半導体装置。
（付記７）
前記層間絶縁膜が、ＳｉまたはＡｌを含み、その表層部がシリコン窒化物またはアルミニウム窒化物で形成されている付記５または６に記載の半導体装置。
前記層間絶縁膜が、ＳｉまたはＡｌを含み、その表層部がシリコン窒化物またはアルミニウム窒化物で形成されている付記５または６に記載の半導体装置。
（付記８）
前記層間絶縁膜の窒化された表層部の厚さが、１０〜３０ｎｍの範囲内である付記５〜７のいずれかに記載の半導体装置。
前記層間絶縁膜の窒化された表層部の厚さが、１０〜３０ｎｍの範囲内である付記５〜７のいずれかに記載の半導体装置。
１ 基板
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
４ ワード線
５、８、１３、２０、３５、４５、５１ 層間絶縁膜
６、７、１４、２１ 導電プラグ
９、１５ 孤立配線
１０ グランド線
１６ ディジット線
２５、５０ 配線
３０ ＭＴＪ素子
３６、４６ 保護膜
３７ ビアホール
４０ ビット線
５０ 活性領域
６１ 下部電極
６２ ＮｉＦｅ層
６３ 反強磁性層
６４ ピンド層
６５ トンネルバリア層
６６ フリー層
６７ 上部電極
２ 素子分離絶縁膜
３ ＭＯＳトランジスタ
４ ワード線
５、８、１３、２０、３５、４５、５１ 層間絶縁膜
６、７、１４、２１ 導電プラグ
９、１５ 孤立配線
１０ グランド線
１６ ディジット線
２５、５０ 配線
３０ ＭＴＪ素子
３６、４６ 保護膜
３７ ビアホール
４０ ビット線
５０ 活性領域
６１ 下部電極
６２ ＮｉＦｅ層
６３ 反強磁性層
６４ ピンド層
６５ トンネルバリア層
６６ フリー層
６７ 上部電極
Claims (5)
- （ａ）磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んだ磁気抵抗効果素子を形成する工程と、
（ｂ）前記磁気抵抗効果素子を覆うように層間絶縁膜を形成する工程と、
（ｃ）前記層間絶縁膜の表層部を窒化する工程と
を有し、
前記工程（ｂ）において、前記層間絶縁膜は、前記磁気抵抗効果素子の側面及び上面に沿った側面部及び上面部が形成されるような薄さで形成され、
前記工程（ｃ）は、前記層間絶縁膜の前記側面部及び前記上面部、及びその外側の表層部を窒化し、
前記工程（ｃ）で窒化された前記層間絶縁膜の前記表層部の誘電率は、前記層間絶縁膜の窒化されていない部分の誘電率よりも高い半導体装置の製造方法。 - 前記層間絶縁膜が、ＳｉまたはＡｌを含み、前記工程ｃにおいて、シリコン窒化物またはアルミニウム窒化物を形成する請求項１に記載の半導体装置の製造方法。
- 前記工程ｃにおいて窒化される表層部の厚さが、１０〜３０ｎｍの範囲内である請求項１または２に記載の半導体装置の製造方法。
- 第１の方向に延在する複数のディジット線と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記ディジット線とビット線との交差箇所に配置され、磁化方向が固定された強磁性材料からなるピンド層と、外部磁場によって磁化方向が変化するフリー層とで非磁性層を挟んでなる磁気抵抗効果素子と、
前記磁気抵抗効果素子を覆うように形成され、その表層部が窒化されている層間絶縁膜であって、窒化された前記表層部の誘電率が、窒化されていない部分の誘電率よりも高い前記層間絶縁膜と
を有し、
前記ビット線が前記層間絶縁膜の上に形成されており、
前記層間絶縁膜は、前記磁気抵抗効果素子の側面及び上面に沿った側面部及び上面部が形成されるような薄さで形成され、
前記層間絶縁膜の前記側面部及び前記上面部、及びその外側の表層部が窒化されている半導体装置。 - 前記層間絶縁膜が、ＳｉまたはＡｌを含み、その表層部がシリコン窒化物またはアルミニウム窒化物で形成されている請求項４に記載の半導体装置。
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