JP5652199B2 - 磁気デバイスおよびその製造方法 - Google Patents

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Description

本発明は、磁気デバイスおよびその製造方法に関し、特に磁気トンネル接合を含む磁気デバイスおよびその製造方法に関する。
不揮発性メモリの一種であるMRAM(Magnetic Random Access Memory)は、磁気トンネル接合(MTJ:Magnetic Tunnel Junction)素子を備えている。磁気トンネル接合素子は、非磁性材料のトンネルバリア層を強磁性材料の磁化固定層と強磁性材料の磁化自由層が挟む構造を含んでいる。磁化固定層は、反強磁性層とピン層とを含み、反強磁性層により、ピン層の磁化は反転し難い。一方、磁化自由層の磁化は反転し易い。このため、例えばスピン注入法等を用い磁化自由層の磁化を反転させることができる。磁化自由層と磁化固定層との磁化が平行な場合、磁気トンネル接合素子の抵抗は小さくなる。磁化自由層と磁化固定層との磁化が反平行な場合、磁気トンネル接合素子の抵抗は高くなる。このように、磁化自由層の磁化方向に応じ、例えばデータを不揮発的に記憶することができる。
1つのメモリセルに複数の磁気トンネル接合素子を設けることにより、1メモリセルに多値を記憶できるMRAMが知られている。
特開2005−340468号公報 特開2007−258460号公報
しかしながら、1つのメモリセルに複数の磁気トンネル接合素子を形成する場合、磁気トンネル接合素子の間隔を狭くすることが難しい。このため、チップサイズが大きくなってしまう。このように、複数の磁気トンネル接合素子を近接して形成する場合、磁気トンネル接合素子の間隔を狭くすることが難しい。本磁気デバイスおよびその製造方法は、複数のトンネル接合素子の間隔を短縮することを目的とする。
例えば、上面に第1凹部を備える下部電極と、前記第1凹部の両側の前記下部電極上に、前記第1凹部と磁気トンネル接合層とで第2凹部が形成されるように、少なくとも前記第1凹部端まで形成され、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む前記磁気トンネル接合層と、前記磁気トンネル接合層上に、少なくとも前記第2凹部端まで形成され、前記第2凹部において電気的に分離された複数の上部電極と、
を具備することを特徴とする磁気デバイスを用いる。
例えば、上面に第1凹部を備える下部電極を形成する工程と、前記第1凹部の両側の前記下部電極上に、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層を、前記第1凹部と前記磁気トンネル接合層とで第2凹部が形成されるように、少なくとも前記第1凹部端まで形成する工程と、前記磁気トンネル接合層および前記第2凹部上に上部電極を形成することにより、前記上部電極は少なくとも前記第2凹部端まで形成され前記第2凹部において電気的に分離するように複数の上部電極形成される工程と、を含むことを特徴とする磁気デバイスの製造方法を用いる。
本磁気デバイスおよびその製造方法によれば、複数のトンネル接合素子の間隔を短縮することができる。
図1は、実施例1に係るMRAMセルの回路図である。 図2(a)から図2(c)は、磁気トンネル接合素子が接続されたセルの模式図である。 図3(a)から図3(c)は、それぞれ図2(a)から図2(b)に対応し、磁化固定層から磁化自由層に流れる電流Icとワード線とビット線間の抵抗値を示す模式図である。 図4(a)は、比較例1の磁気トンネル接合素子付近の断面図、図4(b)は、平面図である。 図5は、比較例における間隔Lに対する抵抗値を示す図である。 図6は、実施例1に係るMRAMセルの断面図である。 図7(a)は、実施例1の磁気トンネル接合部近傍の断面図、図7(b)は、平面図である。 図8(a)は、凹部に上部電極を形成する場合の断面図であり、図8(b)は、凹部の長さLに対する被覆率を示す図である。 図9(a)から図9(c)は、実施例1の磁気トンネル接合部の製造方法を示す断面図(その1)である。 図10(a)から図10(c)は、実施例1の磁気トンネル接合部の製造方法を示す断面図(その2)である。 図11(a)および図11(b)は、実施例1の磁気トンネル接合部の製造方法を示す断面図(その3)である。 図12(a)は、実施例1の磁気トンネル接合部の平面図、図12(b)はLに対する抵抗値Raを示す図である。 図13は、実施例2の磁気トンネル接合素子の断面図である。
以下、図面を参照し、実施例について説明する。
図1は、実施例1に係るMRAMセルの回路図である。図1のように、トランジスタTrのソースがソース線SLに接続されている。トランジスタTrのゲートがワード線WLに接続されている。トランジスタTrのドレインが磁気トンネル接合素子50aおよび磁気トンネル接合素子50bを介しビット線BLに接続されている。磁気トンネル接合素子50aと磁気トンネル接合素子50bとは並列に接続されている。磁気トンネル接合素子50aの面積は磁気トンネル接合素子50bより大きく設定されている。
次に、図1に示したメモリセルが多値を記憶できる理由を説明する。図2(a)から図2(c)は、磁気トンネル接合素子が接続されたセルの模式図である。トランジスタTrは図示していない。図2(a)においては、磁気トンネル接合素子50bがワード線WLとビット線BLとの間に接続されている。図2(b)においては、磁気トンネル接合素子50aがワード線WLとビット線BLとの間に接続されている。図2(c)においては、磁気トンネル接合素子50aと磁気トンネル接合素子50bとが並列にワード線WLとビット線BLとの間に接続されている。
図3(a)から図3(c)は、それぞれ図2(a)から図2(b)に対応し、磁化固定層から磁化自由層に流れる電流Icとワード線とビット線間の抵抗値を示す模式図である。磁気トンネル接合素子50aが高抵抗RH1のときは、磁化自由層の磁化が磁化固定層の磁化と反対方向である。磁気トンネル接合素子50aが低抵抗RL1のときは、磁化自由層の磁化と磁化固定層の磁化とが平行である。図3(a)のように、磁気トンネル接合素子50aが高抵抗RH1のとき、電流Icが−Ic1より小さくなると(すなわち、磁化固定層から磁化自由層にスピン偏極した電子が注入される)と、磁化自由層の磁化が反転する。これにより、磁気トンネル接合素子50aは低抵抗RL1となる。磁気トンネル接合素子50aが低抵抗RL1のとき、電流IcがIc1を越えると、磁化自由層の磁化が反転する。これにより、磁気トンネル接合素子50aは高抵抗RH1となる。
図3(b)のように、磁気トンネル接合素子50bは、磁気トンネル接合素子50aより面積が小さいため、磁化自由層の磁化が反転する電流Ic2はIc1より小さい。磁気トンネル接合素子50bの抵抗RH2は抵抗RH1より小さく、抵抗RL2は抵抗RL1より大きい。
図3(c)のように、磁気トンネル接合素子50aおよび磁気トンネル接合素子50bがともに低抵抗RL1およびRL2のとき、ワード線WLとビット線BLとの間の抵抗値Rは、RL1およびRL2の並列抵抗値RL1´である。磁気トンネル接合素子50aおよび磁気トンネル接合素子50bがともに高抵抗RH1およびRH2のとき、ワード線WLとビット線BLとの間の抵抗値Rは、RH1およびRH2の並列抵抗値RH1´である。磁気トンネル接合素子50aおよび磁気トンネル接合素子50bがそれぞれ低抵抗RL1および高抵抗RH2のとき、ワード線WLとビット線BLとの間の抵抗値Rは、RL1およびRH2の並列抵抗値RL2´である。磁気トンネル接合素子50aおよび磁気トンネル接合素子50bがそれぞれ高抵抗RH1および低抵抗RL2のとき、ワード線WLとビット線BLとの間の抵抗値Rは、RH1およびRL2の並列抵抗値RH2´である。
磁気トンネル接合素子50aおよび磁気トンネル接合素子50bがともに高抵抗RH1およびRH2のとき、電流Icが−Ic2より小さくなると、磁気トンネル接合素子50bが低抵抗になる。よって、抵抗値Rは抵抗値RL2´となる。さらに、電流IcがIc1より小さくなると、磁気トンネル接合素子50bに加え磁気トンネル接合素子50aが低抵抗になる。よって、抵抗値Rは抵抗値RL1´となる。磁気トンネル接合素子50aおよび磁気トンネル接合素子50bがともに低抵抗RL1およびRL2のとき、電流IcがIc2より大きくなると、磁気トンネル接合素子50bが高抵抗になる。よって、抵抗値Rは抵抗値RH2´となる。さらに、電流IcがIc1より大きくなると、磁気トンネル接合素子50bに加え磁気トンネル接合素子50aが高抵抗になる。よって、抵抗値Rは抵抗値RH1´となる。
以上のように、1つのメモリセルに、多値を記憶することができる。このように、面積の異なる複数の磁気トンネル接合素子をワード線とビット線との間に並列に接続することにより、多値を記憶可能なメモリセルを実現することができる。
実施例が解決する課題を説明するために、比較例について説明する。図4(a)は、比較例1の磁気トンネル接合素子付近の断面図、図4(b)は、平面図である。図4(a)のように、絶縁膜20を上下に貫通するプラグ金属層22が形成されている。絶縁膜20上にプラグ金属層22に電気的に接続する下部電極28が形成されている。下部電極28上に磁気トンネル接合層30が形成されている。磁気トンネル接合層30は、トンネルバリア層とトンネルバリア層を挟む磁化固定層および磁化固定層とを備えている。磁気トンネル接合層30上に上部電極40が形成されている。下部電極28は磁気トンネル接合素子50aと50bとで共通である。磁気トンネル接合層30および上部電極40は磁気トンネル接合素子50aと50bとで分離されている。下部電極28、磁気トンネル接合層30および上部電極40を覆うようにカバー膜42が形成されている。カバー膜42を覆うように絶縁膜46が形成されている。絶縁膜46およびカバー膜42を貫通し、上部電極40に電気的に接続するプラグ金属層48aおよび48bが形成されている。
作製した比較例に係る磁気トンネル接合素子の各層の形成条件について説明する。
下部電極28の形成条件は以下である。
層構造: 下からTa膜、Ru膜、NiFe膜、Ta膜
成膜装置:スパッタリング
膜厚: Ta膜 5nm、Ru膜 50nm、NiFe膜 5nm、Ta膜 10nm
直流印加パワー:1kW
スパッタガス:Ar
ガス流量: 15sccm
ガス圧力: 0.02Pa以下
基板加熱: なし
下部電極28を形成した後、下部電極28をエッチングする。
磁化固定層32の形成条件は以下である。
層構造: 下からPtMn膜(強反磁性層)、CoFe膜、Ru膜、CoFeB膜
成膜装置:スパッタリング
膜厚: PtMn膜 15nm、CoFe膜 2.5nm、Ru膜 0.68nm、CoFeB膜 2.2nm
直流印加パワー:PtMn膜は200W、他の膜は400W
スパッタガス:Ar
ガス流量: 20sccm
ガス圧力: 0.02Pa以下
基板加熱: なし
トンネルバリア層34の形成条件は以下である。
層構造: MgO膜
成膜装置:スパッタリング
膜厚: 1.2nm
直流印加パワー:200W
スパッタガス:Ar
ガス流量: 30sccm
ガス圧力: 0.5Pa以下
基板加熱: なし
磁化自由層36の形成条件は以下である。
層構造: CoFeB膜
成膜装置:スパッタリング
膜厚: CoFeB膜 1.5nm
直流印加パワー:250W
スパッタガス:Ar
ガス流量: 15sccm
ガス圧力: 0.02Pa以下
基板加熱: なし
上部電極40の形成条件は以下である。
層構造: 下からRu膜、Ta膜
成膜装置:スパッタリング
膜厚: Ru膜 10nm、Ta膜 30nm
直流印加パワー:200W
スパッタガス:Ar
ガス流量: 15sccm
ガス圧力: 0.02Pa以下
基板加熱: なし
上部電極40を形成した後、上部電極40および磁気トンネル接合層30をエッチングする。
上部電極40および磁気トンネル接合層30のエッチング条件は以下である。
マスク: フォトレジスト
エッチング装置: RIE(Reactive Ion Etching)法
エッチングガス: メタノール
オーバーエッチング量: 120〜150%
基板加熱: なし
カバー膜42として、窒化シリコン膜を下部電極28、磁気トンネン接合層30および上部電極40を覆うように形成する。
カバー膜42の形成条件は以下である。
成膜方法:熱CVD(Chemical Vapor Deposition)法
膜厚 :30nm
ガス: NH(100sccm)、SiH(250sccm)
ガス圧力:0.5Pa
基板温度:250℃
その後、カバー層42を覆うように絶縁膜46を形成する。絶縁膜46およびカバー膜42を貫通するプラグ金属層48aおよび48bを形成する。
図4(b)のように、作製した磁気トンネル接合素子50aおよび50bの長さLaおよびLbは、それぞれ100nm、80nmである。磁気トンネル接合素子50aおよび50bの幅Wは140nmである。磁気トンネル接合素子50aおよび50bの上部電極40の間隔はLである。
図5は、比較例における間隔Lに対する抵抗値を示す図である。抵抗値Raは磁気トンネル接合素子50aが高抵抗状態(磁化固定層と磁化自由層とが反対方向に磁化した状態)の抵抗値である。間隔L=5nm、10nm、15nmおよび20nmとした。孤立したLa=100nmおよびW=140nmの磁気トンネル接合素子を作製し、抵抗値Raを測定すると、11Ω/μmである。よって、間隔Lによらず、抵抗値Raは11Ω/μmとなるはずであるが、間隔Lが10nm以下で抵抗値Raは小さくなってしまう。これは、上部電極40および磁気トンネル接合層30をエッチングする際のエッチング生成物が図4(a)の領域62に残存するためである。これにより、上部電極40と下部電極28とがエッチング生成物を介し短絡してしまう。なお、エッチングに起因したエッチング生成物の生成は、比較例で例示した材料およびエッチング条件に依存せず生じ得る課題である。このように、複数の磁気トンネル接合素子を形成する場合、その間隔を狭くできないとチップサイズが増大しコストアップとなってしまう。実施例1では、このような課題を解決する。
図6は、実施例1に係るMRAMセルの断面図である。シリコン半導体基板10にはトランジスタTrが形成されている。トランジスタTrは、ゲート電極12、ソース領域13、およびドレイン領域14を備えている。ゲート電極12は、ゲート絶縁膜を介し半導体基板10(または、半導体基板内の拡散領域)上に形成されている。ゲート電極12は、ワード線WLとしても機能する。
ゲート電極12の両側の半導体基板10内に、半導体基板10とは反対の導電型を備えるソース領域13およびドレイン領域14が形成されている。半導体基板10上には、層間絶縁膜を貫通するプラグ金属層15、配線層16が積層されている。なお、図6においては、層間絶縁膜は図示していない。ソース領域13は、プラグ金属層15および配線層16を介し配線層16により形成されるソース線SLに接続されている。ドレイン領域14は、プラグ金属層15および配線層16を1または複数介し、磁気トンネル接合部60の一方に接続されている。磁気トンネル接合部60の他方は、配線層16から形成されたビット線BLに接続されている。MRAMを含むチップには、同じ配線層16等を用いロジック回路が形成されていてもよい。
図7(a)は、実施例1の磁気トンネル接合部近傍の断面図、図7(b)は、平面図である。図7(a)のように、絶縁膜20を貫通するプラグ金属層22が形成されている。絶縁膜20上に下地層24が形成されている。下地層24のプラグ金属層22上には凹部26が形成されている。下地層24の凹部26の内面と凹部26の両側の下地層24上とに下部電極28が形成されている。下地層24の凹部内に下部電極28の凹部が形成されている。凹部26の両側の下部電極28は、凹部26内に形成された下部電極28を介し電気的に接続されている。下部電極28の凹部の内面と下部電極28と上に磁気トンネル接合層30が形成されている。磁気トンネル接合層30は、トンネルバリア層34とトンネルバリア層34を上下に挟む磁化固定層32および磁化自由層36とを含む。磁気トンネル接合層30は、少なくとも凹部26の両側の下部電極28上に形成されていればよく、磁気トンネル接合層30は、凹部26内には形成されていなくともよい。
凹部26の両側の磁気トンネル接合層30上にそれぞれ上部電極40が形成されている。凹部26の上方において上部電極40は、凹部26により電気的に分離されている。凹部26内の少なくとも一部(例えば底面)には、上部電極40は形成されていない。凹部26内に絶縁膜44が埋め込まれている。絶縁膜44と上部電極40との上面は平坦化されている。上部電極40、磁気トンネル接合層30および下部電極28は所定形状に加工されている。上部電極40および絶縁膜44を覆うように絶縁性のカバー層42が形成されている。カバー層42を覆う絶縁膜46が形成されている。絶縁膜46およびカバー層42を貫通し、上部電極40に達するプラグ金属層48aおよび48bが形成されている。
図7(b)は、上部電極40、絶縁膜44の上面および凹部26を示した平面図である。図7(b)のように、磁気トンネル接合素子50aの長さLaは磁気トンネル接合素子50b長さLbより大きい。このように、凹部26の両側で上部電極40の面積が異なる。
磁気トンネル接合素子50aと50bとを形成するため、凹部26の両側の上部電極40は、互いに電気的に分離するように形成する。このため、凹部26内の少なくとも一部に上部電極40が形成されないようにする。このような上部電極40の形成条件を検討した。図8(a)は、凹部26に上部電極40を形成する場合の断面図である。凹部26の深さHは100nm、長さLを変化させた。上部電極40としては、膜厚が40nmのTa膜を用いた。上部電極40の形成条件は、直流印加パワー以外は、比較例と同じである。凹部26の側壁の深さが50%における上部電極40の膜厚Aと下地層24上の上部電極40の膜厚Bとの比A/B×100を被覆率(%)とした。なお、図8(a)において、下部電極28および磁気トンネル接合層30の図示を省略しているが、凹部26の深さH、長さLは、下部電極28および磁気トンネル接合層30を形成した後の値である。
図8(b)は、凹部の長さLに対する被覆率を示す図である。凹部26の長さLは5nm、10nm、15nm、20nm、25nm、30および40nmとしている。条件A、BおよびCは、それぞれ上部電極40の形成時の直流印加パワーが120W、150Wおよび200Wである。図8(b)のように、条件A〜Cのいずれにおいても、凹部26の長さLを小さくすると被覆率が0となる。特に、直流印加パワーが小さい方が、被覆率が0になりやすい。このように、凹部26の深さH、長さLおよび上部電極40の形成条件を設定することで、凹部26の両側の上部電極40を電気的に分離できる。
次に、実施例1の磁気トンネル接合部の製造方法について説明する。図9(a)から図11(b)は、実施例1の磁気トンネル接合部の製造方法を示す断面図である。図9(a)のように、酸化シリコン膜により絶縁膜20を形成する。絶縁膜20は、例えば低k絶縁膜等の絶縁膜でもよい。絶縁膜20を貫通するプラグ金属層22を銅を用い形成する。プラグ金属層22は、例えばタングステン等の金属でもよい。CVD法を用い絶縁膜20およびプラグ金属層22上に酸化シリコン膜により下地層24を形成する。下地膜24は、例えば低k絶縁膜等の絶縁膜でもよい。図9(b)のように、下地層24を貫通する凹部26を形成する。凹部26の底面はプラグ金属層22に接している。凹部26の深さは、例えば下地層24の表面をCMP(Chemical Mechanical Polishing)法を用い研磨する際の処理時間により制御することができる。実施例1においては、凹部26の深さは、100nmである。
図9(c)のように、凹部26内および下地層24上に下部電極28を形成する。下部電極28の形成条件は、図3と同じである。
なお、下部電極28の形成条件として以下の範囲を用いることもできる。
層構造: 下からRu膜、Ta膜
膜厚: Ru膜 5〜15nm、Ta膜 10〜40nm
下部電極28の形成は、他の条件または他の金属を用いてもよい。
凹部26内および下部電極28上に磁気トンネル接合層30を形成する。磁気トンネル接合層30は、トンネルバリア層34とトンネルバリア層34を上下に挟む磁化固定層32および磁化自由層36とを含む。磁化固定層32、トンネルバリア層34および磁化自由層36の形成条件は、図3と同じである。
なお、磁化固定層32の形成条件は以下の範囲とすることもできる。
膜厚: PtMn膜 5〜20nm、CoFe膜 1.5〜3.5nm、Ru膜 0.5〜1.0nm、CoFeB膜 1.0〜3.0nm
直流印加パワー:200〜800W
ガス流量: 15〜30sccm
トンネルバリア層34の形成条件は以下の範囲とすることもできる。
膜厚: 0.5〜1.5nm
ガス流量:30sccm
磁化自由層36の形成条件は以下の範囲とすることもできる。
膜厚: CoFeB膜 1.0〜2.0nm
直流印加パワー:200〜300W
ガス流量: 15〜30sccm
磁化固定層32および磁化自由層36の形成は他の条件または他の強磁性体を用いてもよい。トンネルバリア層34の形成は他の条件または他の非磁性体を用いてもよい。
凹部26内および磁気トンネル接合層30上に上部電極40を形成する。上部電極40の形成条件は、図3と同じである。
なお、上部電極40の形成条件は以下の範囲とすることもできる。
層構造: 下からTa膜、Ru膜、Ta膜
膜厚: Ta膜 80nm、Ru膜 10nm、Ta膜 1nm
直流印加パワー:200〜1000W
ガス流量: 10〜30sccm
上部電極40の形成は他の条件または他の金属を用いてもよい。
下部電極28から上部電極40までの工程において表面モフォロジーが悪化すると特性が劣化する。よって、下部電極28から上部電極40までの工程は、大気に曝すことなく行なうことが好ましい。
図10(a)のように、凹部26が埋め込まれるように酸化シリコン膜を用い絶縁膜44を形成する。
絶縁膜44の形成条件は以下である。
成膜方法:熱CVD(Chemical Vapor Deposition)法
膜厚 :50〜80nm
ガス: NO(50〜100sccm)、SiH(250sccm)
ガス圧力:0.1〜1.0Pa
基板温度:350℃
絶縁膜44の形成は、他の条件または例えば窒化シリコン膜等の他の絶縁体を用いてもよい。
図10(b)のように、CMP法を用い、絶縁膜44を上部電極40の上面が露出するまで研磨する。図10(c)のように、フォトレジストまたはハードマスクを用い、上部電極40、磁気トンネル接合層30および下部電極28をエッチングする。
図11(a)のように、カバー膜42として、窒化シリコン膜を用い下部電極28、磁気トンネン接合層30および上部電極40を覆うように形成する。カバー膜42の形成方法は図3と同じである。
なお、カバー膜42の形成条件は以下の範囲とすることもできる。
膜厚: 10〜30nm
ガス: NH(50〜100sccm)、SiH(250sccm)
ガス圧力:0.1〜1.0Pa
カバー膜42の形成は、他の条件または窒化シリコン膜以外の絶縁膜を用いてもよい。
図11(b)のように、カバー膜42を覆うように酸化シリコン膜を用い絶縁膜46を形成する。絶縁膜46は、例えば低k絶縁膜等の絶縁膜でもよい。絶縁膜46およびカバー層42を貫通し上部電極40に電気的に接続するプラグ金属層48aおよび48bを形成する。以上により、実施例1に係る磁気トンネル接合部60が完成する。
図12(a)は、実施例1の磁気トンネル接合部の平面図、図12(b)はLに対する抵抗値Raを示す図である。抵抗値Raは磁気トンネル接合素子50aが高抵抗状態(磁化固定層と磁化自由層とが反対方向に磁化した状態)の抵抗値である。図12(a)のように、磁気トンネル接合素子50aおよび50bの長さ(上部電極40の長さ)L1およびL2をそれぞれ100nm、および80nmとした。磁気トンネル接合素子50aおよび50bの幅Wを140nmとした。下部電極28および磁気トンネル接合層30を形成した後の凹部26の長さLを5nm、10nm、15nmおよび20nmとした。
図12(b)において、図5に示した比較例の結果を破線、実施例1の結果を実線で示す。図12(b)のように、比較例においては、間隔Lが10nm以下において、磁気トンネル接合素子は短絡した。一方、実施例1においては、長さLが5nmまで、抵抗値Raは一定である。
実施例1においては、凹部26により、複数の上部電極の凹部26の両側間が電気的に分離される。このように、比較例のように、エッチングを用い磁気トンネル接合素子50aおよび50bを分離していない。よって、図12(b)のように、磁気トンネル接合素子50aおよび50b間の間隔を狭くできる。よって、チップサイズの縮小が可能となり、コストダウンが可能となる。
実施例1においては、1メモリセルに多値を記憶可能なMRAMを例に説明したが、下部電極が共通な複数の磁気トンネル接合素子を近接して形成する場合に実施例1の構造および方法を用いることができる。
実施例1のように、1メモリセルに多値を記憶可能なMRAMに適用する場合、図7(b)のように、凹部26の両側で磁気トンネル接合層の面積が異なることが好ましい。
また、図6および図7(a)においては、複数の上部電極40がビット線BLに接続され、下部電極28がワード線WLに接続される例を説明した。複数の上部電極40は、ビット線BLおよびワード線WLのいずれか一方に電気的に接続され、下部電極28は、ビット線BLおよびワード線WLの他方に接続されればよい。これにより、複数の磁気トンネル接合素子をビット線とワード線との間に並列に接続させることができる。
さらに、下部電極28または複数の上部電極40がドレインに接続され、ソース線SLがソースに接続され、ワード線WLがゲートに接続されたトランジスタを備えることが好ましい。これにより、トランジスタTrと複数の磁気トンネル接合素子を用いメモリセルを形成することができる。
さらに、下地層24の凹部26の底面は絶縁膜20を貫通するプラグ金属層22の上面とすることにより、チップ面積の縮小化が可能となる。
実施例1では、下地層24を絶縁膜としたが、例えば下地層24は金属でもよい。例えば、プラグ金属層22を下地膜とし、プラグ金属層22の上面に凹部を形成してもよい。
さらに、絶縁膜44が凹部26内に形成され、複数の上部電極40を電気的に分離する。これにより、上部電極40間の電気的分離がより確実となる。
実施例2は、下地層を備えず、下部電極28が凹部26を備える例である。図13は、実施例2の磁気トンネル接合素子の断面図である。図13のように、下部電極28は、上面に凹部26を備えている。磁気トンネル接合層30は、下部電極28の凹部の内面と下部電極28上とに形成されている。上部電極40は、磁気トンネル接合層30の凹部の両側の磁気トンネル接合層30上に形成されている。上部電極40は、凹部により電気的に分離されている。
実施例2の構造であっても、比較例のように、エッチングを用い磁気トンネル接合素子50aおよび50bを分離していない。よって、図12(b)のように、磁気トンネル接合素子50aおよび50b間の間隔を狭くできる。よって、チップサイズの縮小が可能となり、コストダウンが可能となる。
なお、下部電極28に形成された凹部26は、上部が下部より小さくなるような逆テーパ構造でもよい。これにより、凹部内面に上部電極40が形成され難くなり、上部電極40を凹部により容易に電気的に分離することができる。
実施例1および実施例2において、図3(a)から図3(c)のように、磁化自由層36は、スピン注入法により磁化方向が変更される。これにより、磁界を用い磁化自由層36の磁化方向を変更する方法に対し、消費電流を低減できる。また、チップサイズの縮小が可能となる。
実施例1および実施例2においては、2つの磁気トンネル接合素子を例に説明したが、凹部を用い、上部電極40を3以上に分割することにより、3以上の複数の磁気トンネル接合素子を作製することができる。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
実施例1および2を含む実施形態に関し、さらに以下の付記を開示する。
付記1:上面に凹部を備える下部電極と、前記凹部の両側の前記下部電極上に形成され、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層と、前記磁気トンネル接合層上に形成され、前記凹部の上方において電気的に分離された複数の上部電極と、を具備することを特徴とする磁気デバイス。
付記2:前記複数の上部電極の面積が互いに異なることを特徴とする付記1記載の磁気デバイス。
付記3:前記複数の上部電極は、ビット線およびワード線のいずれか一方に電気的に接続され、前記下部電極は、前記ビット線およびワード線の他方に接続されることを特徴とする付記2記載の磁気デバイス。
付記4:凹部が形成された下地層を具備し、前記下部電極は、前記下地層の凹部の内面と前記下地層上とに形成され、前記下地層の凹部内に前記下部電極の凹部が形成されていることを特徴とする付記1から3のいずれか一項記載の磁気デバイス。
付記5:絶縁膜と、前記絶縁膜を上下に貫通するプラグ金属層とを具備し、前記下地層は前記絶縁膜上に形成され、前記下地層の前記凹部の下面は前記プラグ金属層の上面であることを特徴とする付記4記載の磁気デバイス。
付記6:前記下部電極または前記複数の上部電極がドレインに接続され、ソース線がソースに接続され、ワード線がゲートに接続されたトランジスタを具備することを特徴とする付記3記載の磁気デバイス。
付記7:前記下地層は絶縁膜上に形成されており、前記下地層の凹部の底面は前記絶縁膜を貫通するプラグ金属層の上面とすることを特徴とする付記3または6記載の磁気デバイス。
付記8:前記凹部内に形成され前記複数の上部電極を電気的に分離する絶縁膜を具備する付記1から7のいずれか一項記載の磁気デバイス。
付記9:前記磁化自由層は、スピン注入法により磁化方向が変更されることを特徴とする付記1から8のいずれか一項記載の磁気デバイス。
付記10:上面に凹部を備える下部電極を形成する工程と、前記凹部の両側の前記下部電極上に、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層を形成する工程と、前記磁気トンネル接合層上に、前記凹部の上方において電気的に分離された複数の上部電極を形成する工程と、を含むことを特徴とする磁気デバイスの製造方法。
20 下地層
22 プラグ金属層
24 下地層
26 凹部
28 下部電極
30 磁気トンネル接合層
32 磁化固定層
34 トンネルバリア層
36 磁化自由層
40 上部電極

Claims (8)

  1. 上面に第1凹部を備える下部電極と、
    前記第1凹部の両側の前記下部電極上に、前記第1凹部と磁気トンネル接合層とで第2凹部が形成されるように、少なくとも前記第1凹部端まで形成され、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む前記磁気トンネル接合層と、
    前記磁気トンネル接合層上に、少なくとも前記第2凹部端まで形成され、前記第2凹部において電気的に分離された複数の上部電極と、
    を具備することを特徴とする磁気デバイス。
  2. 前記複数の上部電極の面積が互いに異なることを特徴とする請求項1記載の磁気デバイス。
  3. 前記複数の上部電極は、ビット線およびソース線のいずれか一方に電気的に接続され、
    前記下部電極は、前記ビット線およびソース線の他方に接続されることを特徴とする請求項2記載の磁気デバイス。
  4. 第3凹部が形成された下地層を具備し、
    前記下部電極は、前記下地層の第3凹部の内面と前記下地層上とに形成され、前記下地層の第3凹部内に前記下部電極の第2凹部が形成されていることを特徴とする請求項1から3のいずれか一項記載の磁気デバイス。
  5. 絶縁膜と、前記絶縁膜を上下に貫通するプラグ金属層とを具備し、
    前記下地層は前記絶縁膜上に形成され、前記下地層の前記第3凹部の下面は前記プラグ金属層の上面であることを特徴とする請求項4記載の磁気デバイス。
  6. 上面に第1凹部を備える下部電極を形成する工程と、
    前記第1凹部の両側の前記下部電極上に、トンネルバリア層と前記トンネルバリア層を上下に挟む磁化固定層および磁化自由層とを含む磁気トンネル接合層を、前記第1凹部と前記磁気トンネル接合層とで第2凹部が形成されるように、少なくとも前記第1凹部端まで形成する工程と、
    前記磁気トンネル接合層および前記第2凹部上に上部電極を形成することにより、前記上部電極は少なくとも前記第2凹部端まで形成され前記第2凹部において電気的に分離するように複数の上部電極形成される工程と、
    を含むことを特徴とする磁気デバイスの製造方法。
  7. 前記複数の上部電極は、前記磁気トンネル接合層および前記第2凹部上に前記上部電極を形成することにより、前記複数の上部電極は少なくとも前記第2凹部端まで形成され前記第2凹部内において電気的に分離するように形成されたことを特徴とする請求項1から5のいずれか一項記載の磁気デバイス。
  8. 前記上部電極はスパッタリング法を用い形成されたことを特徴とする請求項7記載の磁気デバイス。
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US8027A (en) * 1851-04-08 Thomas j
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JP2009164390A (ja) * 2008-01-08 2009-07-23 Renesas Technology Corp 磁気記録装置
US7885105B2 (en) * 2008-03-25 2011-02-08 Qualcomm Incorporated Magnetic tunnel junction cell including multiple vertical magnetic domains

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