CN1303128A - 铁电半导体存储器的制法 - Google Patents

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Abstract

开关晶体管(2)在半导体衬底(1)上形成,绝缘层(4)沉积在开关晶体管(2)上,随后在绝缘层(4)上形成具有铂电极(7,9)和铁电或仲电介质(8)的存储电容器。为了在进一步的工艺步骤中防止氢进入介质(8),第一壁垒层(5)置入到绝缘层(4)内,并在制成存储电容器之后,淀积本身与第一壁垒层(5)连接的第二壁垒层10。

Description

铁电半导体存储器的制法
本发明涉及半导体部件的制法。本发明尤其是涉及具有一只开关晶体管和一只存储电容器的非易失型存储器单元的制法,该存储电容器极片包含铂类金属,并且再极片间用铁电或仲电材料作为介质。
传统的微电子半导体存储器部件(DRAM)主要由一只选择晶体管或开关晶体管和一只存储电容器构成,其中在两电容器极片之间插入介电材料。通常多半用具有介电常数最大约为8的氧化物层或氮化物层作介质。为了缩小存储电容器以及为了制造非易失型存储器,需要具有显著高的介电常数的“新型的”电容器材料(铁电体或仲电体)。在W.Hnlein著的出版物“Neue Dielektrika fürGbit-Speicherchips(吉比特存储器芯片用新介质)”,Phys.B1.55(1999)中列举了一些这种材料。为了制造这类高集成度非易失型半导体存储器部件用的铁电电容器,可以应用例如铁电材料如SrBi2(Ta,Nb)2O9(SBT或SBTN),Pb(Zr,Ti)O3(PZT),或Bi4Ti3O12(BTO)作为介质插入电容器极片之间。但是它也可以使用仲电材料,例如(Ba,Sr)TiO3(BST)。
然而,这种新型介质,铁电或仲电介质的应用是对半导体制造工艺提出新要求。首先这种新型材料不再可以与传统的电极材料多晶硅组合。因此必须使用惰性电极材料,如例如铂类金属或其导电氧化物(例如RuO2)。其原因是:在铁电介质淀积后在温度从约550~800℃在含氧气氛内进行退火必要时必须多次(予处理)。因此,为了避免铁电介质与电极的不希望的化学反应,这多半由铂或对温度足够稳定和惰性的另一种材料,如另一种铂类金属(Pd,Ir,Rh,Ru,Os)制造。
为了集成存储电容器在含氢的环境内进行的工艺步骤是必须的。所以例如为了金属化和晶体管的正常处理必须在由95%的氮(N2)和5%的氢(H2)组成的成形气体中退火。可是氢向加工的存储电容器,即向介质内的渗透可以通过还原反应导致介质的氧化物陶瓷的变质。此外金属间氧化物或氮化硅钝化层等离子体增强的化学气相淀积(PECVD),基于层内高的氢含量引起介质的铁电或仲电材料的还原。
至今的技术现况尝试通过在存储电容器上淀积钝化层解决该问题。在U.S.-PS5,523,595内描述了例如半导体部件的制法,其中开关晶体管在半导体衬底内形成,第一绝缘层在开关晶体管上淀积,在第一绝缘层上形成与开关晶体管耦合的铁电存储电容器,在存储电容器上沉积第二绝缘层,并且由TiON组成的对氢渗透的壁垒层淀积其上。由此阻止了迄今为止的氢通过存储电容器的上电极的渗透。然而氢通过第一绝缘层和下电极向介质的扩散还是可能的,因此,可能导致存储器变坏。另一方面不能舍弃在形成气体内的氢份额,因为通过氢在半导体内,尤其在电极界面上和栅极一氧化物界面自由键(悬挂键)应饱和。因此这时不应杜绝氢通过存储电容器下电极的扩散和随后的铁电介质的变坏。
据此,本发明的任务是提供半导体存储器的一种制法,其中应用可以充分防止氢进入铁电或仲电材料作介质的存储电容器。
本发明通过如下的半导体部件的制法完成任务,其中,
a)一只开关晶体管在半导体衬底上形成,
b)一层绝缘层淀积在开关晶体管上,其中,在绝缘层内置入尤其是防止氢渗透的第一壁垒层,
c)与开关晶体管耦合、包含上、下电极、其间淀积含金属氧化物层的存储电容器沉积到绝缘层上,
d)在垂直的腐蚀步骤中,在存储电容器外一直到这样一种深度去除绝缘层,使其中第一壁垒层向外露出,
e)尤其是防止氢渗透的第二壁垒层沉积到存储电容器、绝缘层和第一壁垒层上。
这时含金属氧化物的层优先是铁电或仲电材料。
首先开关晶体管与存储电容器按以下方式连接,即在绝缘层沉积后,其中腐蚀一接触孔直到开关晶体管的引线区,例如MOS晶体管的漏区,并填充导电材料,接着存储电容器的下电极至少局部地沉积到接触孔上。这时可以附加地规定:在填充接触孔之前,在孔的内壁上用尤其是防止氢渗透的第三壁垒层加衬。由此可以额外地阻止氢向填充导电材料的接触孔(插塞)扩散,以及阻止氢通过接触孔的导电材料和下电极向含金属氧化物层的渗透。因此,制成的存储电容器完全被壁垒层包封。
在工艺步骤d)可以有选择地去除第一绝缘层直到第一壁垒层的深度,其中必要时第一壁垒层可以用作腐蚀阻挡层。此外,在工艺步骤d),另可选择地也可以去除第一绝缘层直到第一壁垒层下的深度。
第一壁垒层优先主要由Si3N4制成,其中低压化学气相沉积(LPVCD)可提供特别好的结果。ZrO2或SiO2/ZrO2也可以选择为第一壁垒层的材料。根据技术现况已知的材料Al2O3,TiO2,Ta2O5也可以用作第一壁垒层的材料。
对于用来对在第一绝缘层内腐蚀的接触孔的内壁加衬的第三壁垒层,原则上可以与第一壁垒层为同一材料。如果选择Si3N4作第三壁垒层的材料,则在这里也可以优先通过LPCVD进行淀积。
在存储电容器上淀积的第二壁垒层可以由SiOx-SiON-Si3N4分层组合建立,其中首先优选用CVD(化学气相沉积)生长SiOx层,接着优选还是用CVD淀积SiON层,最后优选用LPCVD沉积Si3N4层。为了这时使介质的铁电材料或仲电材料防止在LPCVD淀积Si3N4层时出现的相对大量氢,在分层组合下面或分层组合的单层之间可以附加地淀积氧化物或氮化物的壁垒层(X层)。因此分层组合的叠层例如是X-SiO2-SiON-Si3N4或SiO2-X-SiON-Si3N4。例如Ta2O5,Bi2O3,TiO2,A12O3,Nb2O5,MgO,V2O5,CeO2,Y2O3,ZrO2,BN,AlN以及所有稀土氧化物可以用作X层的材料。为了使作为氧化硅层的CVD淀积的结果产生的铁电或仲电介质损伤复原,在SiOx淀积后优先再采取退火步骤。
本发明的实施例依靠附图说明如下。在附图中分别示出了在本发明方法的不同阶段通过半导体部件的剖面图。即:
图1示出在执行工艺步骤c)后本发明制造的半导体部件,
图2a示出在执行工艺步骤d)后本发明制造的半导体部件(第1实施例),
图2b示出在执行工艺步骤d)后本发明制造的半导体部件(第2实施例),
图3示出在执行工艺步骤e)后本发明制造的半导体部件(第1实施例)。
根据图1示出的实施例,首先在(例如由硅制成的)半导体衬底1上通过以下方式制造MOS开关晶体管2,即通过掺杂形成漏区和源区,其间存在一沟道,它可以通过安排在沟道上的栅极来控制其导电率。栅极可以通过存储器部件的字线WL形成或与其连接。源区与存储器部件的位线BL连接。接着MOS开关晶体管2用平面化的绝缘层4,通常由氧化物,如SiO2(TEOS)或BPSG(硼磷一硅酸盐玻璃)覆盖。
根据本发明,第一壁垒层5置入绝缘层4内。因此首先沉积绝缘层4的第一分层,随后在这第一分层上沉积壁垒层5,最后再壁垒层5上沉积绝缘层4的第二分层。对壁垒层5选择对氢尽可能不渗透的材料。对此特别合适的是氮化硅,尤其是Si3N4,它可以通过低压化学气相沉积(LPCVD)以特别好的质量和无气孔性淀积。然而也可以应用其它氮化物层或其它起氢壁垒作用的层。
接着在通过绝缘层4和壁垒层5形成的叠层中可以在MOS晶体管2的漏区上方垂直腐蚀一接触孔3,并填满导电材料如掺杂的多晶硅。接着氧化物壁垒6沉积到该填满的接触孔3上。
接着存储电容器在绝缘层4上形成,其方式为由铂或另一铂类金属或其导电氧化物制成的下电极7首先沉积在接触孔3上,并正如示出那样台面结构化。因此下电极7经填充导电多晶硅的接触孔3与MOS开关管2的漏区连接。随后形成电容器介质的铁电或仲电材料的介质层8淀积在这下电极7上。这层8向所有侧面完全覆盖结构化的下电极7,并且向侧方阶梯型地超出下电极之外伸延。铂或另一铂类金属或其导电氧化物的上电极9也同样向所有侧面完全覆盖地淀积在介电层8上,因此也在结构化的下电极7的两侧向侧方向阶梯型地伸延。
因此完成半导体部件,如图1所示。
接着进行存储电容器垂直的台面结构化。这可以依靠图2a和2b按照所示的两种不同的实施结构进行。
在第一实施结构(图2a),围绕存储电容器在绝缘层4内腐蚀一个垂直的台面结构,其中垂直腐蚀过程准确进行到壁垒层5。这时在必要时壁垒层5同时承担腐蚀阻挡层的功能。这种垂直的腐蚀步骤导致壁垒层5的上表面在被腐蚀的台面结构外向外露出。随后第二壁垒层10沉积到所得到的结构上。
在第二实施结构(图2b),台面结构也通过垂直的腐蚀步骤围绕存储电容器产生。然而,在这种情况下在绝缘层4内的垂直腐蚀过程向壁垒层5外进行,所以完整地除去在台面结构之外的壁垒层5。腐蚀过程进行到壁垒层5下的一定深度,随后中止。随后把第二壁垒层10沉积到所得到的结构上。因此在第二实施结构,在壁垒层上腐蚀阻挡层是不必要的。然而这是用拓扑学高度的增加即所腐蚀的台面结构的高度增加换来的。
在两实施结构中,第二壁垒层10的沉积导致它在某一截面与第一壁垒层5连接。这个截面围绕台面结构按照一条封闭路径伸展,并且在被腐蚀的台面结构的下部区域内一定程度上形成外轮廓。在第一实施例,第二壁垒层10完全沉积在台面结构外的区域内仍然完全保存的第一壁叠层5上。与此相反在第二实施例,以很窄的一截面对其实现接触,在该很窄一截面,第一壁垒层5在垂直腐蚀的侧面上向外露出。
第二壁垒层10由分层组合形成,其中首先沉积由SiOx构成的第一层,其次沉积由SiON组成的第二层,最后沉积由Si3N4组成的第三层。最初两层可以通过CVD(化学气相沉积)形成,而Si3N4层通过LPCVD(低压化学气相沉积)形成。为了防止存储电容器的介质在用LPCVD淀积Si3N4层时出现的相当大量的氢(H2),可以附加地淀积氧化物或氮化物壁垒层(X层)。该X层可以或者作为第一层,即在沉积SiO2前或者在分层组合内淀积。因此例如根据叠层可以选择X-SiO2-SiON-SiN或SiO2-X-SiON-SiN作为分层组合。X层也可以在形成SiON层之后沉积。每一种热稳定的、非导电氧化物或氮化物,例如Ta2O5,Bi2O3,TiO2,Al2O3,Nb2O5,MgO,O,CeO2,Y2O3,ZrO2,BN,AlN以及所有稀土氧化物可以用作氧化物或氮化物X壁垒层的材料。在氧化硅层CVD淀积之后,可实施退火步骤,以便对作为淀积的结果的电容器介质可能损伤予以复原。
最后在图3还示出了本发明完成的半导体部件。正如人们所看到的,这是根据第一实施例(图2a)由本发明方法实现的,其中,在另一腐蚀步骤中去除在台面结构外存在的壁垒层5和10。
然而在图3所示的半导体部件在另一特征中还与迄今为止描述的实施例不同。其中,接触孔3具有第三壁垒层5A,通过该壁垒层可以防止氢通过绝缘层4渗透入接触孔3的导电材料内,并从那里可以向上向存储电容器内扩散。第三壁垒层5A直接在接触孔腐蚀后实现。第三壁垒层5A也与第一壁垒层一样,优先由Si3N4构成,此外也是通过LPCVD方法制造。第三壁垒层5A完全覆盖接触孔3的内壁。在接触孔3如此通过第三壁垒层5A形成内衬之后,接触孔3填充导电材料,如掺杂的多晶硅。
因此用本发明的方法达到用壁垒层5,5A和10完全包封存储电容器,并因此防止在形成存储电容器之后的工艺步骤中始终存在的氢向部件内的渗透,以及在电容器介质的铁电和仲电材料上的产生损伤。在许多情况下,形成壁垒层5和10已经是足够的,因为接触孔3本身只形成对氢极狭窄的扩散路径。为了达到完全的包封,也可以如上所述,使第三壁垒层5A沉积到接触孔3的内壁上,并因此可以完善存储电容器的包封。

Claims (14)

1.半导体部件的制法,其中,
a).在半导体衬底1上形成开关晶体管(2),
b).在开关晶体管(2)上沉积绝缘层(4),其中插入尤其是防止氢扩散的第一壁垒层(5),
c).与开关晶体管(2)耦合的存储电容器沉积到绝缘层(4)上,该电容器包含下电极(7)、上电极(9),其间淀积含氧化物金属的层(8),
d).在垂直腐蚀步骤中,在存储电容器外直到一定深度为止去除绝缘层(4),其中,第一壁垒层向外露出,
e).尤其是防止氢渗透的第二壁垒层(10)沉积到存储电容器和绝缘层(4)以及第一壁垒层(5)上。
2.根据权利要求1所述的方法,其特征为:
-通过以下方式开关晶体管(2)与存储电容器连接,即:在绝缘层(4)沉积后在其内腐蚀一接触孔(3),直到开关晶体管(2)的源区或漏区并充填导电材料,以及
-下电极(7)在接触孔(3)上方沉积。
3.根据权利要求2所述的方法,其特征为:
-在填充接触孔(3)之前,在其内壁上用尤其是防止氢渗透的第三壁垒层(5A)加衬。
4.根据权利要求1所述的方法,其特征为:
-在工艺步骤d),去除绝缘层(4)直到第1壁垒层(5)的深度,其中在必要时第一壁垒层(5)用作腐蚀阻挡层。
5.根据权利要求1所述的方法,其特征为:
-在工艺步骤d),去除绝缘层(4)直到在第一壁垒层(5)以下的深度。
6.根据上述权利要求之一的方法,其特征为:
-第一壁垒层(5)由Si3N4构成,它在必要时通过低压化学气相淀积法(LPCVD)淀积。
7.根据权利要求1到5之一所述的方法,其特征为:
-第一壁垒层(5)由ZrO2或按此顺序淀积的层材料SiO2-ZrO2或由材料Al2O3,TiO2,Ta2O5之一构成。
8.根据上述权利要求之一所述的方法,其特征为:
-第二壁垒层(10)通过按此顺序淀积的层材料SiOx-SiON-Si3N4的分层组合形成。
9.根据权利要求1到7之一所述的方法,其特征为:
-第二壁垒层(10)通过按此顺序淀积的层材料SiOx-Si3N4的分层组合形成。
10.根据权利要求8所述的方法,其特征为:
-在淀积Si3N4层之前,淀积由一种氧化物或一种氮化物,尤其由材料Ta2O5,Bi2O3,TiO2,Al2O3,Nb2O5,MgO,V2O5,CeO2,Y2O3,ZrO2,BN,AlN之一以及一种稀土氧化物构成的附加的壁垒层。
11.根据权利要求8或10所述的方法,其特征为:
-SiOx层和/或SiON层通过CVD法形成。
12.根据权利要求8到11之一所述的方法,其特征为:
-Si3N4层通过LPCVD法形成。
13.根据权利要求3所述的方法,其特征为:
-第三壁垒层(5A)由Si3N4层组成,它尤其通过LPCVD法淀积。
14.根据上述权利要求之一所述的方法,其特征为:
-在工艺步骤c),上和/或下电极由铂或另一铂类金属或其氧化物制成。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1311542C (zh) * 2003-03-26 2007-04-18 精工爱普生株式会社 强电介质电容器及其制造方法、强电介质存储器及压电元件
US7255941B2 (en) 2002-10-24 2007-08-14 Seiko Epson Corporation Ferroelectric film, ferroelectric capacitor, ferroelectric memory, piezoelectric element, semiconductor element, method of manufacturing ferroelectric film, and method of manufacturing ferroelectric capacitor
CN100440515C (zh) * 2004-06-18 2008-12-03 精工爱普生株式会社 半导体装置的制造方法
CN100449688C (zh) * 2002-10-24 2009-01-07 精工爱普生株式会社 强电介质电容器的制造方法
CN100580931C (zh) * 2005-05-31 2010-01-13 冲电气工业株式会社 铁电存储器件及其制造方法
CN1974472B (zh) * 2001-08-28 2010-06-16 Tdk株式会社 薄膜电容元件用组合物、绝缘膜、薄膜电容元件和电容器
CN107452756A (zh) * 2017-07-28 2017-12-08 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4025829B2 (ja) * 2000-09-18 2007-12-26 富士通株式会社 半導体装置及びその製造方法
CN1290194C (zh) 2001-06-25 2006-12-13 松下电器产业株式会社 电容元件、半导体存储器及其制备方法
US6743643B2 (en) * 2001-11-29 2004-06-01 Symetrix Corporation Stacked memory cell having diffusion barriers
US6781184B2 (en) * 2001-11-29 2004-08-24 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
KR20030089076A (ko) * 2002-05-16 2003-11-21 주식회사 하이닉스반도체 수소배리어막을 구비하는 반도체 소자 및 그 제조 방법
KR20030093011A (ko) * 2002-06-01 2003-12-06 주식회사 하이닉스반도체 반도체소자의 전극 형성방법
JP2004071932A (ja) * 2002-08-08 2004-03-04 Toshiba Corp 半導体装置
KR20040025485A (ko) * 2002-09-19 2004-03-24 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US6943398B2 (en) 2002-11-13 2005-09-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
EP1420451A3 (en) * 2002-11-13 2007-10-03 Matsushita Electric Industrial Co., Ltd. Semiconductor non-volatile memory device and method for fabricating the same
JP4509992B2 (ja) * 2002-11-13 2010-07-21 パナソニック株式会社 半導体装置及びその製造方法
JP4636834B2 (ja) * 2002-11-13 2011-02-23 パナソニック株式会社 半導体装置及びその製造方法
US6933549B2 (en) * 2003-02-28 2005-08-23 Infineon Technologies Aktiengesellschaft Barrier material
KR101027189B1 (ko) 2003-05-27 2011-04-06 파나소닉 주식회사 반도체장치 및 그 제조방법
US7101785B2 (en) * 2003-07-22 2006-09-05 Infineon Technologies Ag Formation of a contact in a device, and the device including the contact
US6897510B2 (en) * 2003-08-25 2005-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. MIM capacitor having a high-dielectric-constant interelectrode insulator and a method of fabrication
JP2005217189A (ja) * 2004-01-29 2005-08-11 Matsushita Electric Ind Co Ltd 容量素子及びその製造方法
KR100605506B1 (ko) * 2004-02-09 2006-07-28 삼성전자주식회사 엠아이엠 아날로그 캐패시터 및 그 제조방법
JP3851909B2 (ja) 2004-03-18 2006-11-29 株式会社東芝 強誘電体記憶装置の製造方法
US7265403B2 (en) 2004-03-30 2007-09-04 Matsushita Electric Industrial Co., Ltd. Semiconductor device
JP4181135B2 (ja) 2005-01-28 2008-11-12 株式会社東芝 半導体記憶装置
US7816659B2 (en) * 2005-11-23 2010-10-19 Sandisk 3D Llc Devices having reversible resistivity-switching metal oxide or nitride layer with added metal
US7875871B2 (en) 2006-03-31 2011-01-25 Sandisk 3D Llc Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride
US20070232014A1 (en) * 2006-04-03 2007-10-04 Honeywell International Inc. Method of fabricating a planar MIM capacitor
JP4579193B2 (ja) * 2006-06-15 2010-11-10 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4427563B2 (ja) * 2007-06-12 2010-03-10 株式会社東芝 半導体装置の製造方法
US7824956B2 (en) 2007-06-29 2010-11-02 Sandisk 3D Llc Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same
US8233308B2 (en) 2007-06-29 2012-07-31 Sandisk 3D Llc Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same
JP5327139B2 (ja) * 2010-05-31 2013-10-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US11482529B2 (en) * 2019-02-27 2022-10-25 Kepler Computing Inc. High-density low voltage non-volatile memory with unidirectional plate-line and bit-line and pillar capacitor
CN111261634A (zh) * 2020-02-10 2020-06-09 无锡拍字节科技有限公司 一种存储器件的制造设备及其方法
US11716858B1 (en) 2021-05-07 2023-08-01 Kepler Computing Inc. Ferroelectric device film stacks with texturing layer which is part of a bottom electrode and a barrier, and method of forming such
US11527277B1 (en) 2021-06-04 2022-12-13 Kepler Computing Inc. High-density low voltage ferroelectric memory bit-cell
US11765908B1 (en) 2023-02-10 2023-09-19 Kepler Computing Inc. Memory device fabrication through wafer bonding

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
JP3131982B2 (ja) 1990-08-21 2001-02-05 セイコーエプソン株式会社 半導体装置、半導体メモリ及び半導体装置の製造方法
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
EP0739037B1 (en) * 1993-08-05 2000-10-25 Matsushita Electronics Corporation Semiconductor device having capacitor and manufacturing method thereof
US5566045A (en) * 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
US5504041A (en) * 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
JPH08316430A (ja) * 1995-05-15 1996-11-29 Mitsubishi Electric Corp 半導体メモリとその製造方法、スタックドキャパシタ
DE19640246A1 (de) * 1996-09-30 1998-04-02 Siemens Ag Halbleiteranordnung mit geschützter Barriere für eine Stapelzelle
US6419986B1 (en) * 1997-01-10 2002-07-16 Chevron Phillips Chemical Company Ip Method for removing reactive metal from a reactor system
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
JP3319994B2 (ja) * 1997-09-29 2002-09-03 シャープ株式会社 半導体記憶素子
JP3542704B2 (ja) * 1997-10-24 2004-07-14 シャープ株式会社 半導体メモリ素子
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
JP3212930B2 (ja) * 1997-11-26 2001-09-25 日本電気株式会社 容量及びその製造方法
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
US6207465B1 (en) * 1998-04-17 2001-03-27 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using dry and wet etching
US6107136A (en) * 1998-08-17 2000-08-22 Motorola Inc. Method for forming a capacitor structure
KR100358137B1 (ko) * 1999-12-30 2002-10-25 주식회사 하이닉스반도체 기저 층간절연막으로서 수소확산 방지를 위한 티타늄산화막을 구비하는 강유전체 메모리 소자의 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1974472B (zh) * 2001-08-28 2010-06-16 Tdk株式会社 薄膜电容元件用组合物、绝缘膜、薄膜电容元件和电容器
US7255941B2 (en) 2002-10-24 2007-08-14 Seiko Epson Corporation Ferroelectric film, ferroelectric capacitor, ferroelectric memory, piezoelectric element, semiconductor element, method of manufacturing ferroelectric film, and method of manufacturing ferroelectric capacitor
US7371473B2 (en) 2002-10-24 2008-05-13 Seiko Epson Corporation Ferroelectric film, ferroelectric capacitor, ferroelectric memory, piezoelectric element, semiconductor element, method of manufacturing ferroelectric film, and method of manufacturing ferroelectric capacitor
CN100449688C (zh) * 2002-10-24 2009-01-07 精工爱普生株式会社 强电介质电容器的制造方法
CN1311542C (zh) * 2003-03-26 2007-04-18 精工爱普生株式会社 强电介质电容器及其制造方法、强电介质存储器及压电元件
CN100440515C (zh) * 2004-06-18 2008-12-03 精工爱普生株式会社 半导体装置的制造方法
CN100580931C (zh) * 2005-05-31 2010-01-13 冲电气工业株式会社 铁电存储器件及其制造方法
CN107452756A (zh) * 2017-07-28 2017-12-08 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置
WO2019019658A1 (zh) * 2017-07-28 2019-01-31 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置
US10553621B2 (en) 2017-07-28 2020-02-04 Boe Technology Group Co., Ltd. Thin-film transistor structure and manufacturing method thereof, display panel and display device
CN107452756B (zh) * 2017-07-28 2020-05-19 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置

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