KR20040025485A - 반도체 메모리 소자 및 그 제조방법 - Google Patents
반도체 메모리 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR20040025485A KR20040025485A KR1020020057463A KR20020057463A KR20040025485A KR 20040025485 A KR20040025485 A KR 20040025485A KR 1020020057463 A KR1020020057463 A KR 1020020057463A KR 20020057463 A KR20020057463 A KR 20020057463A KR 20040025485 A KR20040025485 A KR 20040025485A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- capping
- film
- upper electrode
- memory device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- 230000004888 barrier function Effects 0.000 claims abstract description 22
- 238000002161 passivation Methods 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 136
- 239000003990 capacitor Substances 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 12
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 9
- 230000001681 protective effect Effects 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 229910010413 TiO 2 Inorganic materials 0.000 claims description 6
- 229910052707 ruthenium Inorganic materials 0.000 claims description 6
- 229910052741 iridium Inorganic materials 0.000 claims description 5
- 229910052697 platinum Inorganic materials 0.000 claims description 5
- 229910000510 noble metal Inorganic materials 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 229910002370 SrTiO3 Inorganic materials 0.000 claims 1
- 229910002113 barium titanate Inorganic materials 0.000 claims 1
- 230000003647 oxidation Effects 0.000 abstract description 4
- 238000007254 oxidation reaction Methods 0.000 abstract description 4
- 239000010408 film Substances 0.000 description 114
- 239000011229 interlayer Substances 0.000 description 18
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 10
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002845 discoloration Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- SYQBFIAQOQZEGI-UHFFFAOYSA-N osmium atom Chemical compound [Os] SYQBFIAQOQZEGI-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000010970 precious metal Substances 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 금속 신뢰성을 개선할 수 있는 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명의 반도체 메모리 소자의 제조방법은, 반도체 기판상에 하부 전극을 형성한다음, 상기 하부 전극 표면에 유전막 및 상부 전극을 형성한다. 그후, 상부 전극 상부에 캡핑층을 형성하고 나서, 캡핑층과 상부 전극의 소정 부분을 패터닝하여, 캐패시터를 한정한다. 그 다음으로, 상기 캡핑층 상부 및 캡핑층과 상부 전극의 측벽면을 감싸도록 캡핑 보호막을 형성한다. 이때, 상기 캡핑 보호막을 형성하는 단계 이후에, 상기 캡핑 보호막 상부에 베리어 금속막 및 금속막으로 구성된 금속 플러그가 내재되어 있는 금속간 절연막을 형성할 수 있다. 이때, 캡핑 보호막은 TaO막, TiO2막 또는 Al2O3막으로 형성한다. 본 발명에 의하면, 캐패시터를 한정하기 위한 상부 전극 패터닝후, 상부 전극의 측벽면을 감싸도록 캡핑 보호막을 형성한다. 이에따라, 상부 전극 측벽면을 통한 산소 유입이 방지되어, 베리어 금속막과 캡핑막의 산화를 방지된다. 따라서, 캡핑막 및 베리어 금속막이 일정 두께를 유지할 수 있게 되어, 블록성 변색이 방지된다.
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 배선 신뢰성을 개선할 수 있는 캡핑층을 갖는 반도체 캐패시터 및 그 제조방법에 관한 것이다.
최근, 반도체 소자의 집적도가 증가함에 따라, 칩 내에서 소자가 차지하는면적이 감소되고 있다. DRAM(dynamic random access memory) 소자의 정보를 저장하는 캐패시터의 경우에도 역시, 더욱 좁아진 면적에서 이전과 동일한 또는 그 이상의 용량을 가질 것이 요구되고 있다. 여기서, 캐패시터의 용량을 개선시키기 위한 방법으로는 하부 전극의 면적을 증대시키는 법, 유전막을 박막화하는 법, 및 유전막의 유전율을 증대시키는 법이 있다.
하부 전극의 면적을 증대시키는 방법으로는, 하부 전극을 실린더(cylinder)형 및 핀(fin)형 등과 같이 3차원 형태로 형성시키는 방법이 있다. 그러나, 3차원 형태로 하부 전극을 형성하는 방법은 캐패시터의 용량을 증대시키는 방법에 있어서 가장 효과적이기는 하나, 복잡한 제조 공정이 요구되고, 공정중 하부 전극의 파손이 잦다. 또한, 유전막을 박막화시키는 방법에 있어서, 반도체 메모리 소자의 집적도가 증대됨에 따라, 100Å 이하의 두께를 갖는 유전막이 요구된다. 이때, 유전막의 두께가 100Å이하로 얇아지면, 소위 파울러-노드하임(Fowler-Nodheim) 전류에 의하여 박막의 신뢰성이 저하된다.
이에 현재에는 캐패시터의 고 용량을 확보하기 위하여, 높은 유전 상수를 갖는 유전막을 캐패시터에 도입하는 기술이 연구 개발되고 있다. 높은 유전 상수를 갖는 유전막으로는 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막이 이용될 수 있다. 그러나, 상기한 고유전막 및 강유전막과 같은 물질을 유전막으로 사용하는 경우, 기존에 전극으로 사용되던 폴리실리콘막을 캐패시터 전극으로 사용하기 어렵다. 이는, 유전막의 두께가 감소되면, 터널링의 발생으로 누설 전류가 발생되기 때문이다. 이에따라, 고유전막 또는 강유전막을 유전막으로 사용하는 경우, 일함수가 매우 높은 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 오스뮴(Os)등과 같은 귀금속이 캐패시터 전극 물질로 이용되고 있다.
도 1a 내지 도 1c는 종래의 반도체 메모리 소자의 단면도이다.
도 1을 참조하여, 반도체 소자(도시되지 않음)가 형성되어 있는 반도체 기판(10) 상부에 제 1 층간 절연막(12)을 형성한다. 제 1 층간 절연막(12) 내부의 소정 부분에 콘택 플러그(15)를 공지의 방법으로 형성한다. 콘택 플러그(15)가 형성된 제 1 층간 절연막(12) 상부에 제 2 층간 절연막(17) 및 에치 스톱퍼(19)를 형성한다. 제 2 층간 절연막(17) 및 에치 스톱퍼(19) 사이의 소정 부분에 콘택 플러그(15)와 콘택되도록 공지의 콘케이브(concave) 방식으로 하부 전극(20)을 형성한다. 이때, 하부 전극(20)은 예를들어, 루테늄(Ru)이 이용될 수 있다. 하부 전극(20) 및 에치 스톱퍼(19) 표면에 결정화된 유전막(24)을 형성한다음, 유전막(24) 상부에 상부 전극(28)을 형성한다. 이때, 유전막(24)으로는 예를들어 TaO막이 이용될 수 있고, 상부 전극(28)으로는 하부 전극(20)과 마찬가지로 루테늄 금속막이 이용될 수 있다.
도 1b를 참조하여, 캐패시터(30) 즉, 상부 전극(28) 표면에 캡핑층(32)을 증착한다. 이때, 캡핑층(32)은 이후 금속 배선 형성을 위한 비아홀 식각 공정시, 상부 전극(28)을 보호하기 위하여 덮여지는 층이며, 이후 형성될 금속간 절연막과 식각 선택비를 갖는 물질이 이용된다. 이러한 캡핑층(32)으로는 예를들어, SiO2, Al2O3, 또는 TiN막이 이용될 수 있다. 그후, 캡핑층(32) 및 상부 전극(28)을 셀 영역에 존재하도록 소정 부분 패터닝하여, 캐패시터(30)를 한정한다. 이때, 캐패시터(30) 한정을 위한 패터닝 공정으로 상부 전극(28) 및 캡핑층(32)의 측벽이 일부 노출되어 진다. 반도체 기판(10) 결과물 상부에 금속간 절연막(35)을 증착한다. 이때, 금속간 절연막(35)은 예를들어 실리콘 산화 물질로 형성된다.
다음으로, 도 1c에 도시된 바와 같이, 상부 전극(28)의 소정 부분이 노출되도록 금속간 절연막(35) 및 캡핑층(32)을 식각하여, 비아홀(H)을 형성한다. 비아홀(H) 표면에 베리어 금속막(42), 예를들어 Ti/TiN막을 피복한다음, 비아홀(H) 내부에 금속 플러그(45)를 공지의 에치백 또는 화학적 기계적 연마 방식으로 형성한다. 다음, 금속 플러그(45)와 콘택되도록 금속간 절연막(35) 상부에 금속 배선(48)을 형성한다.
그러나, 상기한 종래의 반도체 메모리 소자는 다음과 같은 문제점을 갖는다.
상술한 바와 같이, 상부 전극(28)의 측벽면은 캐패시터(30)를 한정하기 위한 식각 공정으로 일부 노출되어 진다(도 1c의 "A" 부분 참조). 이때, 노출된 상부 전극(28)을 통하여, 산소 및 기타 이 물질들이 상부 전극(28)쪽으로 침투할 수 있는데, 이렇게 유입된 산소는 SiO2, Al2O3, 또는 TiN막으로 된 캡핑층(32)과 Ti/TiN으로 구성된 베리어 금속막(42)을 일부 산화시키게 된다. 이와같이 캡핑층(32) 및 베리어 금속막(42)이 일부 산화되어지면, 각각의 막 두께가 상이해져서 도 2와 같이,산화된 베리어 금속막(42) 및 캡핑층(32)이 변색되어 진다. 이로 인하여, 배선 신뢰성이 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 배선 신뢰성을 개선할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 캐패시터 캡핑층 및 베리어 금속막의 변색을 방지할 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명의 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 반도체 메모리 소자의 단면도이다.
도 2는 종래의 반도체 메모리 소자에 있어서 금속간 절연막을 덮기 전, 반도체 메모리 소자의 SEM 사진이다.
도 3은 본 발명에 따른 반도체 메모리 소자의 단면도이다.
도 4는 본 발명에 따른 반도체 메모리 소자에 있어서 금속간 절연막을 덮기 전, 반도체 메모리 소자의 SEM 사진이다.
도 5a 내지 도 5d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질 것이다. 본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
상기한 본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 반도체 메모리 소자는, 하부 전극, 상기 하부 전극 표면을 피복하는 유전막, 상기 유전막 상부에 형성되는 상부 전극, 상기 상부 전극 상부에 형성되는 캡핑층, 및 상기 상부 전극의 노출된 측벽부를 감싸는 캡핑 보호막을 포함하는 것을 특징으로 한다. 이때, 상기 캡핑 보호막 상부에, 베리어 금속막 및 금속막으로 구성된 금속 플러그가 내재되어 있는 금속간 절연막을 더 형성될 수 있다. 상기 캡핑층 및 캡핑 보호막은 상기 금속간 절연막과 식각 선택비가 상이한 물질로 형성될 수 있다. 이때, 캡핑 보호막은 TaO막, TiO2막 또는 Al2O3막으막으로 형성될 수 있고, 상기 캡핑층은 Al2O3막 또는 TiN막으로 형성될 수 있다. 이때, 캡핑 보호막은 상기 캡핑층의 측벽부 표면 및 캡핑층 상부에 형성될 수 있다.
또한, 상기 하부 전극 및/또는 상부 전극은 Pt, Ru 및 Ir과 같은 귀금속막 및 도핑된 폴리실리콘막 중 적어도 하나로 형성될 수 있고, 상기 유전막은 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막 중 적어도 하나로 형성될 수 있다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은, 반도체 기판상에 하부 전극을 형성한다음, 상기 하부 전극 표면에 유전막 및 상부 전극을 형성한다. 그후, 상부 전극 상부에 캡핑층을 형성하고 나서, 캡핑층과 상부 전극의 소정 부분을 패터닝하여, 캐패시터를 한정한다. 그 다음으로, 상기 캡핑층 상부 및 캡핑층과 상부 전극의 측벽면을 감싸도록 캡핑 보호막을 형성한다. 이때, 상기 캡핑 보호막을 형성하는 단계 이후에, 상기 캡핑 보호막 상부에 베리어 금속막 및 금속막으로 구성된 금속 플러그가 내재되어 있는 금속간 절연막을 형성할 수 있다.
여기서, 상기 캡핑 보호막은 산소 가스의 공급이 배제된 상태에서 형성할 수 있으며, 예를들어, 질소 분위기에서 증착할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
(실시예 1)
도 3은 본 발명에 따른 반도체 메모리 소자의 단면도이고, 도 4는 본 발명에 따른 반도체 메모리 소자에 있어서 금속간 절연막을 덮기 전, 반도체 메모리 소자의 SEM(scanning electron microscope) 사진이다.
도 3을 참조하여, 반도체 소자들(도시되지 않음)이 형성된 반도체 기판(100)이 준비된다. 반도체 기판(100) 내부에는 MOS(metal oxide silicon) 트랜지스터, 워드 라인 및 비트 라인들이 적절히 배치되어 있다. 이러한 반도체 기판(100) 상부에 제 1 층간 절연막(105)이 형성된다. 제 1 층간 절연막(105) 내부에는 MOS 트랜지스터의 소오스 영역(도시되지 않음)과 전기적으로 연결되는 콘택 플러그(110)가 형성되어 있다. 콘택 플러그(110)로는 예를들어, 도핑된 폴리실리콘막 또는 TiN 금속막이 이용될 수 있다. 제 1 층간 절연막(105)의 소정 부분 상에는 각각의 콘택플러그(110)와 전기적으로 연결되도록 하부 전극(125)이 각각 형성된다. 이때, 인접하는 하부 전극(125) 사이에 제 2 층간 절연막(115) 및 에치 스톱퍼(120)가 순차적으로 개재될 수 있다. 여기서, 하부 전극(125)은 예를들어, 백금(Pt), 루테늄(Ru) 또는 이리듐(Ir)과 같은 귀금속막 또는 도핑된 폴리실리콘막으로 형성될 수 있다. 아울러, 에치 스톱퍼(120)는 예를들어 실리콘 질화막 또는 실리콘 질산화막일 수 있다.
하부 전극(125) 및 에치 스톱퍼(120) 상부에 유전막(130) 및 상부 전극(135)이 형성되어, 하부 전극(125), 유전막(130) 및 상부 전극(135)으로 구성되는 캐패시터(150)가 형성된다. 유전막(130)으로는 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막이 이용될 수 있으며, 본 실시예에서는 결정화된 TaO막이 이용된다. 상부 전극(135)으로는 하부 전극(125)과 동일한 물질로 형성될 수 있다.
상부 전극(135) 표면에는 캡핑층(140)이 형성된다. 캡핑층(140)은 상술한 바와 같이 후속의 열처리 공정시 하부의 캐패시터(150)를 산소 및 열적으로 보호하는 역할을 하며, 이러한 캡핑층(140)으로는 Al2O3, 또는 TiN막이 이용될 수 있다. 이때, 캐패시터(150)의 한정으로 인하여, 도 3의 "B" 부분과 같이 상부 전극(135)의 측벽면이 노출될 수 있다. 이와같은 상부 전극(135)의 측벽면 노출을 방지하기 위하여, 캡핑층(140) 및 캐패시터(150)의 측벽면을 덮도록 캡핑 보호막(155)이 형성된다. 이때, 캡핑 보호막(155)으로는 이후 형성될 금속간 절연막과 식각 선택비가 상이한 막, 예를들어 TaO막, TiO2막 또는 Al2O3막으 이용될 수 있다.
캡핑 보호막(155) 상부에 금속간 절연막(160)을 형성한다. 이때, 금속간 절연막(160)은 대체적으로 실리콘 산화 물질을 포함하고 있으며, 바람직하게는 층간 평탄화막을 포함할 수 있다. 금속간 절연막(160), 캡핑 보호막(155) 및 캡핑층(140) 내부의 소정 부분에는 상부 전극(135)을 노출시키는 비아홀(H)이 형성된다. 이때, 도면에는 도시되지 않았지만, 캐패시터(150) 하부의 비트 라인을 노출시키는 비아홀 또한 상기 금속간 절연막(160), 캡핑 보호막(155) 및 캡핑층(140)내에 형성될 수 있다. 비아홀(H) 내측 표면에 베리어 금속막(165)이 피복되고, 비아홀(H) 내부가 충진되도록 금속 플러그(172)가 형성된다. 금속 플러그(172) 물질로는 예를들어 텅스텐 금속막이 이용될 수 있다. 금속 플러그(172) 상부에는 금속 배선(180)이 형성된다.
이와같은 본 발명의 실시예에 의하면, 산소 및 기타 이물질의 유입 경로가 되는 상부 전극(135)의 측벽 부분이 캡핑 보호막(155)에 의하여 차폐됨에 따라, 캡핑층(140)과 베리어 금속막(165)의 산화가 방지된다. 이에따라, 캡핑층(140) 및 베리어 금속막(165)의 부분적인 산화로 인한 두께 차이 및 이에 의해 발생되는 블록성 변색 현상이 방지된다.
도 4는 본 발명과 같이 캐패시터의 측벽면을 피복하도록 캡핑 보호막(155)을 형성하였을 때, 금속간 절연막을 증착하기 전 반도체 메모리 소자의 SEM 사진으로서,. 도 4에 의하면, 반도체 메모리 소자, 즉 캡핑층(155) 및 베리어 금속막(165)의 전 표면에 걸쳐 변색이 발생되지 않음을 확인할 수 있다.
(실시예 2)
첨부한 도면 도 5a 내지 도 5d는 본 발명에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 5a를 참조하면, 반도체 기판(100) 예를들어, MOS 트랜지스터(도시되지 않음)가 형성되어 있는 실리콘 기판 상부에 제 1 층간 절연막(105)을 형성한다. 제 1 층간 절연막(105)은 실리콘 산화 물질을 포함할 수 있으며, 그 내부에 평탄화 물질 역시 포함할 수 있다. MOS 트랜지스터의 소오스 영역, 또는 소오스 영역과 콘택된 콘택 부재(도시되지 않음)가 노출되도록 제 1 층간 절연막(105)을 소정 부분 식각하여, 콘택홀을 형성한다. 그후, 콘택홀내에 도전 물질 예를들어 도핑된 폴리실리콘막 또는 TiN막을 충진시켜, 콘택 플러그(105)를 형성한다.
콘택 플러그(105)가 형성된 제 1 층간 절연막(105) 상부에 제 2 층간 절연막(115) 및 에치 스톱퍼(120)를 형성한다. 제 2 층간 절연막(115)은 예를들어, TEOS막으로 형성될 수 있고, 에치 스톱퍼(120)는 실리콘 산화물질과는 식각 선택비가 상이한 물질, 예를들어 SiN막 또는 SiON막이 이용될 수 있다. 그후, 에치 스톱퍼(120) 상부에 몰드 산화막(123)을 형성한다. 몰드 산화막(123)은 알려진 바와 같이, 이후 형성될 하부 전극의 높이를 결정한다. 그후, 각각의 콘택 플러그(105)가 노출되도록 몰드 산화막(123), 에치 스톱퍼(120) 및 제 2 층간 절연막(115)을 식각하여, 하부 전극 예정 영역(124)을 형성한다.
다음, 하부 전극 예정 영역(124)의 내부 및 몰드 산화막(123) 상부에 하부 전극용 물질을 증착한다. 하부 전극용 물질로는 예를들어, 백금(Pt), 루테늄(Ru) 또는 이리듐(Ir)과 같은 귀금속막 또는 도핑된 폴리실리콘막이 이용될 수 있으며, 이들 막은 화학 기상 증착법으로 형성될 수 있다. 본 실시예에서는 루테늄 금속막을 하부 전극 물질로 사용하였으며, 예를들어 300Å 두께로 증착하였다. 그후, 하부 전극 물질 상부에 희생 산화막(127)을 증착한다음, 희생 산화막(127)과 하부 전극 물질을 몰드 산화막 표면이 노출되도록 화학적 기계적 연마하여, 하부 전극(125)을 노드별로 분리한다.
도 5b를 참조하여, 희생 산화막(127) 및 몰드 산화막(123)을 공지의 습식 산화 방식으로 제거한다. 이에따라, 반도체 기판(100)상에 콘케이브 형태의 하부 전극(125) 표면이 노출된다. 그후, 하부 전극(125) 표면 및 에치 스톱퍼(120) 상부에 유전막(130)을 증착한다. 유전막으로는 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막이 사용될 수 있다. 본 실시예에서는 예를들어, TaO막을 유전막(130)으로 증착하였으며, 본 실시예에서의 TaO 유전막(130)은 약 60Å이하로 증착한다. 이때, 하부 전극(125) 표면에 TaO 유전막(130)을 증착하기 이전, 증착 분위기를 조성하기 위하여, 산소 분위기 하에서 전처리 공정을 실시할 수 있다. TaO 유전막(130)을 증착한다음, 유전율을 향상시키기 위하여, TaO 유전막(130)을 650℃ 내지 700℃의 온도에서 결정화한다. 그후, TaO 유전막(130) 상부에 상부전극(135)을 증착한다. 상부 전극(135)은 예를들어 하부 전극(125) 물질과 동일한 물질로 형성할 수 있다. 본 실시예에서는 상부 전극(135)으로 300Å 두께의 루테늄 금속막으로 형성하였다. 이때, 상부 전극(135)은 셀 영역에만 형성되는 하부 전극(125)의 높이로, 소정의 단차가 발생될 수 있다.
도 5c를 참조하여, 상부 전극(135) 상부에 캡핑층(140)을 증착한다. 캡핑층(140)은 예를들어 Al2O3, 또는 TiN막으로 형성할 수 있다. 그후, 캡핑층(140) 및 상부 전극(135)을 소정 부분 패터닝하여, 캐패시터(150)를 한정한다. 이때, 캐패시터(150)의 한정으로 상부 전극(135)의 측벽면이 노출될 수 있다. 캡핑층(140) 상부, 및 캡핑층(140)과 상부 전극(135)의 측벽면에 캡핑 보호막(155)을 증착한다. 이때, 캡핑 보호막(155)은 상술한 실시예 1에서와 같이, 이후 형성될 금속간 절연막과는 식각 선택비가 상이하여야 한다. 더불어, 캡핑 보호막(155) 증착시, 산소가 상부 전극(135) 측벽면으로 유입되는 것을 최소화하기 위하여, 산소 가스의 공급이 배제된 상태에서 캡핑 보호막(155)을 증착함이 바람직하다. 예를들어, 캡핑 보호막(155)은 질소 분위기에서 증착할 수 있다. 이와같은 캡핑 보호막(155)으로는 예를들어, TaO막 또는 TiO2막을 이용할 수 있다. 이는 TaO막 또는 TiO2막이 증착시 자체에서 다량의 산소를 요구하므로, 별도의 산소들이 상부 전극(135)쪽으로 유입되는 것을 방지할 수 있다. 이와같이, 캡핑 보호막(155)이 상부 전극(135)의 측벽면을 차폐하므로, 상부 전극(135) 측벽면 쪽으로 산소가 유입되는 것이 방지된다. 그 다음, 캡핑 보호막(155) 상부에 금속간 절연막(160)을 증착한다.
다음, 도 5d에 도시된 바와 같이, 상부 전극(135)의 소정 부분이 노출되도록 금속간 절연막(160), 캡핑 보호막(155), 캡핑층(140)의 소정 부분을 식각하여 비아홀(H)을 형성한다. 그후, 비아홀(H) 내벽 및 금속간 절연막(160) 표면에 베리어 금속막(165)을 증착한다. 이때, 베리어 금속막(165)으로는 공지된 바와 같이, Ti/TiN막을 이용한다. 그후, 베리어 금속막(165)이 피복된 비아홀(H) 내부가 충진되도록 플러그용 금속막(170)을 증착한다. 이때, 플러그용 금속막(170)으로는 층간 매립 특성이 우수한 텅스텐 금속막이 이용될 수 있다.
그후, 플러그용 금속막(170) 및 베리어 금속막(165)을 금속간 절연막(160) 표면이 노출되도록 화학적 기계적 연마 또는 에치백하여, 금속 플러그(172)를 형성한다(도 3 참조). 그후, 금속 플러그(172)와 콘택되도록 공지의 방법으로 금속 배선(180)을 형성한다.
이상 본 발명에서 자세히 설명한 바와 같이, 본 발명에 의하면, 캐패시터를 한정하기 위한 상부 전극 패터닝후, 상부 전극의 측벽면을 감싸도록 캡핑 보호막을 형성한다. 이에따라, 상부 전극 측벽면을 통한 산소 유입이 방지되어, 베리어 금속막과 캡핑막의 산화를 방지된다. 따라서, 캡핑막 및 베리어 금속막이 일정 두께를 유지할 수 있게 되어, 블록성 변색이 방지된다.
이상 본 발명을 바람직한 실시예를들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (15)
- 하부 전극;상기 하부 전극 표면을 피복하는 유전막;상기 유전막 상부에 형성되는 상부 전극;상기 상부 전극 상부에 형성되는 캡핑층; 및상기 상부 전극의 노출된 측벽부를 감싸는 캡핑 보호막을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 캡핑 보호막 상부에 형성되며, 베리어 금속막 및 금속막으로 구성된 금속 플러그가 내재되어 있는 금속간 절연막을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2 항에 있어서, 상기 캡핑층 및 캡핑 보호막은 상기 금속간 절연막과 식각 선택비가 상이한 물질로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 3 항에 있어서, 상기 캡핑 보호막은 TaO막, TiO2막 또는 Al2O3막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 3 항에 있어서, 상기 캡핑층은 Al2O3막 또는 TiN막으로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 캡핑 보호막은 상기 캡핑층의 측벽부 표면 및 캡핑층 상부에 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 하부 전극 및/또는 상부 전극은 Pt, Ru 및 Ir과 같은 귀금속막 및 도핑된 폴리실리콘막 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항에 있어서, 상기 유전막은 TaO, AlO, HfO, ZrO 및 TiO와 같은 고유전막, PZT(Pb(Zr1-xTix)O3), SBT(StxBiyTiOx), BST(BaSrTiO3), STO(SrTiO3) 및 BTO(BaTiO3)와 같은 강유전막 중 적어도 하나로 형성되는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 기판상에 하부 전극을 형성하는 단계;상기 하부 전극 표면에 유전막을 형성하는 단계;상기 유전막 상부에 상부 전극을 형성하는 단계;상기 상부 전극 상부에 캡핑층을 형성하는 단계;상기 캡핑층과 상부 전극의 소정 부분을 패터닝하여, 캐패시터를 한정하는 단계; 및상기 캡핑층 상부 및 캡핑층과 상부 전극의 측벽면을 감싸도록 캡핑 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 9 항에 있어서, 상기 캡핑 보호막을 형성하는 단계 이후에, 상기 캡핑 보호막 상부에 베리어 금속막 및 금속막으로 구성된 금속 플러그가 내재되어 있는 금속간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 캡핑층 및/또는 상기 캡핑 보호막은 상기 금속간 절연막과 식각 선택비가 상이한 물질로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 11 항에 있어서, 상기 캡핑층은 Al2O3막 또는 TiN막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 10 항에 있어서, 상기 캡핑 보호막은 산소 가스의 공급이 배제된 상태에서 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 13 항에 있어서, 상기 캡핑 보호막은 질소 분위기에서 증착하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
- 제 11 항 또는 제 13 항에 있어서, 상기 캡핑 보호막은 TaO막 또는 TiO2막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020057463A KR20040025485A (ko) | 2002-09-19 | 2002-09-19 | 반도체 메모리 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020057463A KR20040025485A (ko) | 2002-09-19 | 2002-09-19 | 반도체 메모리 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040025485A true KR20040025485A (ko) | 2004-03-24 |
Family
ID=37328398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020057463A KR20040025485A (ko) | 2002-09-19 | 2002-09-19 | 반도체 메모리 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040025485A (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045931A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | 반도체장치의 제조방법 |
| KR20000073221A (ko) * | 1999-05-07 | 2000-12-05 | 윤종용 | 커패시터 형성 방법 |
| KR20010070394A (ko) * | 2000-01-03 | 2001-07-25 | 추후제출 | 강유전성 반도체 메모리의 제조 방법 |
| JP2002203951A (ja) * | 2001-01-05 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
-
2002
- 2002-09-19 KR KR1020020057463A patent/KR20040025485A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000045931A (ko) * | 1998-12-30 | 2000-07-25 | 김영환 | 반도체장치의 제조방법 |
| KR20000073221A (ko) * | 1999-05-07 | 2000-12-05 | 윤종용 | 커패시터 형성 방법 |
| KR20010070394A (ko) * | 2000-01-03 | 2001-07-25 | 추후제출 | 강유전성 반도체 메모리의 제조 방법 |
| JP2002203951A (ja) * | 2001-01-05 | 2002-07-19 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100396879B1 (ko) | 동일 물질로 이루어진 이중막을 포함하는 다중막으로캡슐화된 캐패시터를 구비한 반도체 메모리 소자 및 그의제조 방법 | |
| US6753221B2 (en) | Methods for fabricating semiconductor devices having capacitors | |
| US6617248B1 (en) | Method for forming a ruthenium metal layer | |
| KR100712502B1 (ko) | 금속-유전막-금속 캐패시터 및 그 제조방법 | |
| KR100226772B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
| KR100287187B1 (ko) | 반도체소자의 커패시터 및 그 제조방법 | |
| KR100273689B1 (ko) | 반도체메모리장치및그제조방법 | |
| KR100418586B1 (ko) | 반도체소자의 제조방법 | |
| US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
| KR100219506B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR100587086B1 (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR20050100480A (ko) | 금속 전극을 갖는 캐패시터 및 그 제조방법 | |
| US20020074661A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR20040025485A (ko) | 반도체 메모리 소자 및 그 제조방법 | |
| KR100476380B1 (ko) | 반도체 장치의 실린더형 캐패시터 제조방법 | |
| KR20010059002A (ko) | 반도체 소자의 캐패시터 형성방법 | |
| KR19980040654A (ko) | 반도체 장치의 커패시터 제조방법 | |
| US20060231878A1 (en) | Semiconductor device and method for manufacturing same | |
| KR20040003967A (ko) | 반도체장치의 캐패시터 제조방법 | |
| KR100351011B1 (ko) | 다이나믹 램 캐패시터 형성 방법 및 다이나믹 램 셀 | |
| KR100881751B1 (ko) | 반도체 장치의 캐패시터 제조방법 | |
| JP3913201B2 (ja) | 半導体装置及びその製造方法 | |
| KR100219565B1 (ko) | 반도체소자의 커패시터 제조방법 | |
| KR20040060006A (ko) | 반도체 메모리 소자의 제조방법 | |
| KR20050114063A (ko) | 반도체 장치의 캐패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |