CN107452756A - 薄膜晶体管结构及其制造方法、显示面板、显示装置 - Google Patents

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Abstract

本发明公开一种薄膜晶体管结构及其制造方法、显示面板、显示装置，涉及显示技术领域，为防止第一薄膜晶体管的有源层中的氢扩散至第二薄膜晶体管的有源层而对第二薄膜晶体管的性能造成不良影响。该薄膜晶体管结构包括衬底基板，及形成在衬底基板上的第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管的第一有源层掺杂有氢；第二薄膜晶体管的第二有源层的材料为金属氧化物；衬底基板上还设置有环绕第一薄膜晶体管的第一隔离挡墙或/和环绕第二薄膜晶体管的第二隔离挡墙。第一隔离挡墙或/和第二隔离挡墙将第二薄膜晶体管与第一薄膜晶体管隔离，以隔离第一薄膜晶体管的第一有源层中的氢，防止第一有源层中的氢对第二薄膜晶体管造成不良影响。

Description

薄膜晶体管结构及其制造方法、显示面板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管结构及其制造方法、显示面板、显示装置。
背景技术
薄膜晶体管作为重要的开关控制元件，在显示装置中起着关键性作用。在现有技术中，为了使显示装置具有良好的画面显示质量，通常在显示装置的显示面板内设置薄膜晶体管结构，该薄膜晶体管结构包括两种类型的薄膜晶体管，其中一种薄膜晶体管具有迁移率高、充电快的优势，另一种薄膜晶体管具有漏电流低的优势，例如，在有机发光二极管(Organic Light-Emitting Diode，OLED)显示面板中，通常会设置薄膜晶体管结构，薄膜晶体管结构包括第一薄膜晶体管和第二薄膜晶体管，第一薄膜晶体管为低温多晶硅薄膜晶体管，第二薄膜晶体管为金属氧化物薄膜晶体管，当设置有OLED显示面板的显示装置显示画面时，利用第一薄膜晶体管的迁移率高、充电快的优势，以及第二薄膜晶体管的漏电流低的优势，对OLED显示面板内的OLED器件进行驱动，以使显示装置具有良好的画面显示质量。
然而，在显示面板内同时设置具有迁移率高、充电快优势的第一薄膜晶体管和具有漏电流低的第二薄膜晶体管时，第一薄膜晶体管的有源层通常掺杂有氢(例如低温多晶硅薄膜晶体管)，第二薄膜晶体管通常为金属氧化物薄膜晶体管，即第二薄膜晶体管的有源层的材料为金属氧化物，而作为第二薄膜晶体管的有源层的金属氧化物对氢非常敏感，因此，当在显示面板内同时设置具有迁移率高、充电快优势的第一薄膜晶体管和具有漏电流低的第二薄膜晶体管时，第一薄膜晶体管的有源层中的氢可能扩散至第二薄膜晶体管的有源层，对第二薄膜晶体管的有源层造成不良影响，进而对第二薄膜晶体管的性能造成不良影响。
发明内容
本发明的目的在于提供一种薄膜晶体管结构，用于防止第一薄膜晶体管的有源层中的氢扩散至第二薄膜晶体管的有源层而对第二薄膜晶体管的性能造成不良影响。
为了实现上述目的，本发明提供如下技术方案：
一种薄膜晶体管结构，包括衬底基板，以及形成在所述衬底基板上的第一薄膜晶体管和第二薄膜晶体管，其中，所述第一薄膜晶体管的第一有源层掺杂有氢；所述第二薄膜晶体管的第二有源层的材料为金属氧化物；所述衬底基板上还设置有环绕所述第一薄膜晶体管的第一隔离挡墙或/和环绕所述第二薄膜晶体管的第二隔离挡墙。
优选地，所述第二薄膜晶体管的第二栅极绝缘层覆盖所述第一薄膜晶体管，所述第二栅极绝缘层内设置有环绕所述第二薄膜晶体管的第一过孔，所述第二隔离挡墙填充所述第一过孔。
优选地，所述第二隔离挡墙包括第一部和第二部，其中，所述第一部位于所述衬底基板上，且所述第一部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第二薄膜晶体管的边缘和侧面；所述第二薄膜晶体管的第二栅极绝缘层覆盖所述第一薄膜晶体管和所述第一部，所述第二栅极绝缘层与所述第一部对应的区域设置有环绕所述第二薄膜晶体管的第二过孔，所述第二部填充所述第二过孔，且所述第二部与所述第一部接触。
优选地，所述第一隔离挡墙包括第三部和第四部，其中，所述第三部位于所述衬底基板上，且所述第三部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第一薄膜晶体管的边缘和侧面；所述第二薄膜晶体管的第二栅极绝缘层覆盖所述第一薄膜晶体管和所述第三部，所述第二栅极绝缘层与所述第三部对应的区域设置有环绕所述第一薄膜晶体管的第三过孔，所述第四部填充所述第三过孔，且所述第四部与所述第三部接触。
优选地，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管。
优选地，所述第一薄膜晶体管包括位于所述第二栅极绝缘层上的连接电极，所述连接电极通过所述第二栅极绝缘层内的第一连接孔与所述第一薄膜晶体管中所述第一源漏极的漏极连接，或者，所述连接电极通过所述第二栅极绝缘层内的第二连接孔与所述第一薄膜晶体管中所述第一源漏极的源极连接。
优选地，所述第一隔离挡墙为有机材料隔离挡墙、无机材料隔离挡墙或金属隔离挡墙；所述第二隔离挡墙为有机材料隔离挡墙、无机材料隔离挡墙或金属隔离挡墙。
在本发明提供的薄膜晶体管结构中，在衬底基板上设置有环绕第二薄膜晶体管的第二隔离挡墙或/和环绕第一薄膜晶体管的第一隔离挡墙，第二隔离挡墙将第二薄膜晶体管围绕在衬底基板上设置第二薄膜晶体管的区域内，第一隔离挡墙将第一薄膜晶体管围绕在衬底基板上设置第一薄膜晶体管的区域内，以将第二薄膜晶体管与第一薄膜晶体管隔离，因而第一隔离挡墙或/和第二隔离挡墙可以将第一薄膜晶体管的第一有源层中的氢隔离，防止第一薄膜晶体管的第一有源层中的氢扩散至第二薄膜晶体管中，尤其防止第一薄膜晶体管的第一有源层中的氢扩散至第二薄膜晶体管的第二有源层中，从而可以防止第一薄膜晶体管的第一有源层中的氢对第二薄膜晶体管造成不良影响，尤其防止第一薄膜晶体管的第一有源层中的氢对第二薄膜晶体管的第二有源层造成不良影响，进而防止第一薄膜晶体管的第一有源层中的氢对第二薄膜晶体管的性能造成不良影响。
本发明的目的在于提供一种显示面板，用于防止第一薄膜晶体管的有源层中的氢扩散至第二薄膜晶体管的有源层而对第二薄膜晶体管的性能造成不良影响。
为了实现上述目的，本发明提供如下技术方案：
一种显示面板，所述显示面板包括如上述技术方案所述的薄膜晶体管结构。
所述显示面板与上述薄膜晶体管结构相对于现有技术所具有的优势相同，在此不再赘述。
本发明的目的在于提供一种显示装置，用于防止第一薄膜晶体管的有源层中的氢扩散至第二薄膜晶体管的有源层而对第二薄膜晶体管的性能造成不良影响。
为了实现上述目的，本发明提供如下技术方案：
一种显示装置，所述显示装置包括上述技术方案所述的显示面板。
所述显示装置与上述显示面板相对于现有技术所具有的优势相同，在此不再赘述。
本发明的目的在于提供一种薄膜晶体管结构的制造方法，用于防止第一薄膜晶体管的有源层中的氢扩散至第二薄膜晶体管的有源层而对第二薄膜晶体管的性能造成不良影响。
为了实现上述目的，本发明提供如下技术方案：
一种如上述技术方案所述的薄膜晶体管结构的制造方法，其特征在于，包括：
在衬底基板上形成第一薄膜晶体管和第二薄膜晶体管，以及第一隔离挡墙或/和第二隔离挡墙，其中，所述第一薄膜晶体管的第一有源层掺杂有氢；所述第二薄膜晶体管的第二有源层的材料为金属氧化物；所述第一隔离挡墙环绕所述第一薄膜晶体管，所述第二隔离挡墙环绕所述第二薄膜晶体管。
优选地，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管；
在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第二隔离挡墙，包括：
在所述衬底基板上形成所述第一薄膜晶体管；
在所述衬底基板上形成所述第二薄膜晶体管和环绕所述第二薄膜晶体管的第二隔离挡墙。
优选地，在所述衬底基板上形成所述第一薄膜晶体管，包括：
形成所述第一薄膜晶体管的第一有源层；
形成所述第一薄膜晶体管的第一栅极绝缘层；
形成所述第一薄膜晶体管的第一栅极；
形成所述第一薄膜晶体管的第一层间绝缘层；
形成贯穿所述第一层间绝缘层和所述第一栅极绝缘层的暴露孔、第一连接孔和第二连接孔，所述暴露孔暴露出所述衬底基板上形成所述第二薄膜晶体管的区域，所述第一连接孔和所述第二连接孔均暴露出所述第一有源层；
形成所述第一薄膜晶体管的第一源漏极和所述第二薄膜晶体管的第二栅极，其中，所述第一源漏极包括第一源极和第一漏极，所述第一源极通过所述第一连接孔与所述第一有源层连接，所述第一漏极通过所述第二连接孔与所述第一有源层连接；所述第二栅极位于所述衬底基板上、所述暴露孔内；
在所述衬底基板上形成所述第二薄膜晶体管和环绕所述第二薄膜晶体管的所述第二隔离挡墙，包括：
形成所述第二薄膜晶体管的第二栅极绝缘层；
形成所述第二薄膜晶体管的第二有源层；
在所述第二栅极绝缘层内形成环绕所述第二薄膜晶体管且暴露出所述衬底基板的第一过孔，以及对应于所述第一薄膜晶体管的第一源极的第三连接孔或对应于所述第一薄膜晶体管的第一漏极的第四连接孔；
形成所述第二薄膜晶体管的第二源漏极、填充在所述第一过孔内的所述第二隔离挡墙、以及通过所述第三连接孔连接所述第一源极或通过所述第四连接孔连接所述第一漏极的连接电极。
优选地，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管；
在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第二隔离挡墙，包括：
在所述衬底基板上形成所述第一薄膜晶体管和所述第二隔离挡墙的第一部，所述第一部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第二薄膜晶体管的边缘和侧面；
在所述衬底基板上形成所述第二薄膜晶体管和所述第二隔离挡墙的第二部，所述第二部位于所述第一部上，所述第二部环绕所述第二薄膜晶体管。
优选地，在所述衬底基板上形成所述第一薄膜晶体管和所述第二隔离挡墙的第一部，包括：
形成所述第一薄膜晶体管的第一有源层；
形成所述第一薄膜晶体管的第一栅极绝缘层；
形成所述第一薄膜晶体管的第一栅极；
形成所述第一薄膜晶体管的第一层间绝缘层；
形成贯穿所述第一层间绝缘层和所述第一栅极绝缘层的暴露孔、第一连接孔和第二连接孔，所述暴露孔暴露出所述衬底基板上形成所述第二薄膜晶体管的区域，所述第一连接孔和所述第二连接孔均暴露出所述第一有源层；
形成第一薄膜晶体管的第一源漏极、所述第二薄膜晶体管的第二栅极和所述第二隔离挡墙的第一部，其中，所述第一源漏极包括第一源极和第一漏极，所述第一源极通过所述第一连接孔与所述第一有源层连接，所述第一漏极通过所述第二连接孔与所述第一有源层连接；所述第一部覆盖所述暴露孔的边缘和孔壁；所述第二栅极位于所述衬底基板上、所述暴露孔内；
在所述衬底基板上形成所述第二薄膜晶体管和所述第二隔离挡墙的第二部，包括：
形成所述第二薄膜晶体管的第二栅极绝缘层；
形成所述第二薄膜晶体管的第二有源层；
在所述第二栅极绝缘层内形成环绕所述第二薄膜晶体管且对应于所述第一部的第二过孔，以及对应于所述第一薄膜晶体管的第一源极的第三连接孔或对应于所述第一薄膜晶体管的第一漏极的第四连接孔；
形成所述第二薄膜晶体管的第二源漏极、填充在所述第二过孔内且与所述第一部接触的第二部、以及通过所述第三连接孔连接所述第一源极或通过所述第四连接孔连接所述第一漏极的连接电极。
优选地，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管；
在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第一隔离挡墙，包括：
在所述衬底基板上形成所述第一薄膜晶体管和所述第一隔离挡墙的第三部，所述第三部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第一薄膜晶体管的边缘和侧面；
在所述衬底基板上形成所述第二薄膜晶体管和所述第一隔离挡墙的第四部，所述第四部位于所述第三部上，所述第四部环绕所述第一薄膜晶体管。
优选地，在所述衬底基板上形成所述第一薄膜晶体管和所述第一隔离挡墙的第三部，包括：
形成所述第一薄膜晶体管的第一有源层；
形成所述第一薄膜晶体管的第一栅极绝缘层；
形成所述第一薄膜晶体管的第一栅极；
形成所述第一薄膜晶体管的第一层间绝缘层；
在所述第一栅极绝缘层和所述第一层间绝缘层形成环绕所述第一薄膜晶体管的侧面，并形成贯穿所述第一层间绝缘层和所述第一栅极绝缘层的第一连接孔和第二连接孔，其中，所述第一栅极绝缘层和所述第一层间绝缘层的侧面位于所述衬底基板形成所述第一薄膜晶体管的区域内；所述第一连接孔和所述第二连接孔均暴露出所述第一有源层；
形成第一薄膜晶体管的第一源漏极、所述第二薄膜晶体管的第二栅极和所述第一隔离挡墙的第三部，其中，所述第一源漏极包括第一源极和第一漏极，所述第一源极通过所述第一连接孔与所述第一有源层连接，所述第一漏极通过所述第二连接孔与所述第一有源层连接；所述第三部覆盖所述第一层间绝缘层的边缘和侧面，以及所述第一栅极绝缘层的侧面；所述第二栅极位于所述衬底基板上；
在所述衬底基板上形成所述第二薄膜晶体管和所述第一隔离挡墙的第四部，包括：
形成所述第二薄膜晶体管的第二栅极绝缘层；
形成所述第二薄膜晶体管的第二有源层；
在所述第二栅极绝缘层内形成环绕所述第一薄膜晶体管且对应于所述第三部的第三过孔，以及对应于所述第一薄膜晶体管的第一源极的第三连接孔或对应于所述第一薄膜晶体管的第一漏极的第四连接孔；
形成所述第二薄膜晶体管的第二源漏极、填充在所述第三过孔内且与所述第三部接触的第四部、以及通过所述第三连接孔连接所述第一源极或通过所述第四连接孔连接所述第一漏极的连接电极。
所述薄膜晶体管结构的制造方法与上述薄膜晶体管结构相对于现有技术所具有的优势相同，在此不再赘述。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本发明实施例提供的一种薄膜晶体管结构的示意图；
图2为本发明实施例提供的另一种薄膜晶体管结构的示意图；
图3为本发明实施例提供的又一种薄膜晶体管结构的示意图；
图4为本发明实施例提供的薄膜晶体管结构的制造方法的流程图；
图5为图4中薄膜晶体管结构的制造方法的具体方法的流程图一；
图6为图5中薄膜晶体管结构的制造方法的具体方法的流程图；
图7为图6中步骤S100的工艺流程图；
图8为图6中步骤S200的工艺流程图；
图9为图4中薄膜晶体管结构的制造方法的具体方法的流程图二；
图10为图9中薄膜晶体管结构的制造方法的具体方法的流程图；
图11为图10中步骤S300的工艺流程图；
图12为图10中步骤S400的工艺流程图；
图13为图4中薄膜晶体管结构的制造方法的具体方法的流程图三；
图14为图13中薄膜晶体管结构的制造方法的具体方法的流程图；
图15为图14中步骤S500的工艺流程图；
图16为图14中步骤S600的工艺流程图。
附图标记：
10-衬底基板， 11-第一区，
12-第二区；
20-第一薄膜晶体管， 21-第一有源层，
22-第一栅极绝缘层， 23-第一栅极，
24-第一层间绝缘层， 241-暴露孔，
242-第一连接孔， 243-第二连接孔，
25-第一源极， 26-第一漏极，
27-连接电极；
30-第二薄膜晶体管， 31-第二栅极，
32-第二栅极绝缘层， 321-第一过孔，
322-第二过孔， 323-第三过孔，
324-第四连接孔， 33-第二有源层，
34-第二源极， 35-第二漏极；
40-第二隔离挡墙， 41-第一部，
42-第二部；
50-第一隔离挡墙， 51-第三部，
52-第四部。
具体实施方式
为了进一步说明本发明实施例提供的薄膜晶体管结构及其制造方法、显示面板、显示装置，下面结合说明书附图进行详细描述。
请参阅图1至图3，本发明实施例提供的薄膜晶体管结构包括衬底基板10，以及形成在衬底基板10上的第一薄膜晶体管20和第二薄膜晶体管30，其中，第一薄膜晶体管20的第一有源层21掺杂有氢；第二薄膜晶体管30的第二有源层33的材料为金属氧化物；衬底基板10上还设置有环绕第一薄膜晶体管20的第一隔离挡墙50或/和环绕第二薄膜晶体管30的第二隔离挡墙40。
举例来说，请继续参阅图1或图2，在本发明实施例提供的薄膜晶体管结构包括衬底基板10、第一薄膜晶体管20和第二薄膜晶体管30，衬底基板10上具有第一区11和第二区12，第一薄膜晶体管20形成在衬底基板10上的第一区11内，第二薄膜晶体管30形成在衬底基板10上的第二区12内；第一薄膜晶体管20包括第一有源层21，第一有源层21掺杂有氢，例如，第一薄膜晶体管20可以为非晶硅薄膜晶体管、单晶硅薄膜晶体管、多晶硅薄膜晶体管(如低温多晶硅薄膜晶体管)等；第二薄膜晶体管30为金属氧化物薄膜晶体管，即第二薄膜晶体管30的第二有源层33的材料为金属氧化物，例如，第二薄膜晶体管30的第二有源层33的材料可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。
衬底基板10上还设置有第一隔离挡墙50或/和第二隔离挡墙40，例如，请参阅图1或图2，衬底基板10上设置有第二隔离挡墙40，第二隔离挡墙40环绕第二薄膜晶体管30设置，第二隔离挡墙40可以位于衬底基板10上第二区12的边缘或者第二区12内，以将第二薄膜晶体管30围绕在衬底基板10上第二区12内，并将第二薄膜晶体管30与第一薄膜晶体管20进行隔离；或者，请参阅图3，衬底基板10上设置有第一隔离挡墙50，第一隔离挡墙50环绕第一薄膜晶体管20设置，第一隔离挡墙50可以位于衬底基板10上第一区11的边缘或者第一区11内，以将第一薄膜晶体管20围绕在衬底基板10上第一区11内，并将第二薄膜晶体管30与第一薄膜晶体管20进行隔离；或者，在实际应用中，衬底基板10上可以同时设置第一隔离挡墙50和第二隔离挡墙40，第一隔离挡墙50环绕第一薄膜晶体管20设置，以将第一薄膜晶体管20围绕在衬底基板10上第一区11内，第二隔离挡墙40环绕第二薄膜晶体管30设置，以将第二薄膜晶体管30围绕在衬底基板10上第二区12内，第一隔离挡墙50和第二隔离挡墙40共同作用，将第二薄膜晶体管30与第一薄膜晶体管20进行隔离。
由上述可知，在本发明实施例提供的薄膜晶体管结构中，在衬底基板10上设置有环绕第二薄膜晶体管30的第二隔离挡墙40或/和环绕第一薄膜晶体管20的第一隔离挡墙50，第二隔离挡墙40将第二薄膜晶体管30围绕在衬底基板10上设置第二薄膜晶体管30的区域内，第一隔离挡墙50将第一薄膜晶体管20围绕在衬底基板10上设置第一薄膜晶体管20的区域内，以将第二薄膜晶体管30与第一薄膜晶体管20隔离，因而第二隔离挡墙40或/和第一隔离挡墙50的设置，可以将第一薄膜晶体管20的第一有源层21中的氢隔离，防止第一薄膜晶体管20的第一有源层21中的氢扩散至第二薄膜晶体管30中，尤其防止第一薄膜晶体管20的第一有源层21中的氢扩散至第二薄膜晶体管30的第二有源层33中，从而可以防止第一薄膜晶体管20的第一有源层21中的氢对第二薄膜晶体管30造成不良影响，尤其防止第一薄膜晶体管20的第一有源层21中的氢对第二薄膜晶体管30的第二有源层33造成不良影响，进而防止第一薄膜晶体管20的第一有源层21中的氢对第二薄膜晶体管30的性能造成不良影响。
另外，在本发明实施例提供的薄膜晶体管结构中，在衬底基板10上设置有环绕第二薄膜晶体管30的第二隔离挡墙40或/和环绕第一薄膜晶体管20的第一隔离挡墙50，第二隔离挡墙40将第二薄膜晶体管30围绕在衬底基板10上设置第二薄膜晶体管30的区域内，第一隔离挡墙50将第一薄膜晶体管20围绕在衬底基板10上设置第一薄膜晶体管20的区域内，以将第二薄膜晶体管30与第一薄膜晶体管20隔离，因而，在制造本发明实施例提供的薄膜晶体管结构时，可以扩大制造第二薄膜晶体管30的工艺窗口，降低制造薄膜晶体管结构的难度。
再者，在本发明实施例提供的薄膜晶体管结构中，通过设置在衬底基板10上环绕第二薄膜晶体管30的第二隔离挡墙40或/和环绕第一薄膜晶体管20的第一隔离挡墙50，第二隔离挡墙40将第二薄膜晶体管30围绕在衬底基板10上设置第二薄膜晶体管30的区域内，第一隔离挡墙50将第一薄膜晶体管20围绕在衬底基板10上设置第一薄膜晶体管20的区域内，以将第二薄膜晶体管30与第一薄膜晶体管20隔离，防止第一薄膜晶体管20的第一有源层21中的氢对第二薄膜晶体管30的性能造成不良影响，因此，可以改善第二薄膜晶体管30的特性和稳定性，从而提高应用本发明实施例提供的薄膜晶体管结构的显示装置的画面显示质量。
在上述实施例中，可以在衬底基板10上只设置第一隔离挡墙50，或者，在衬底基板10上只设置第二隔离挡墙40，或者，在衬底基板10上同时设置第一隔离挡墙50和第二隔离挡墙40，其中，第二隔离挡墙40的设置形式可以根据实际需要进行设定，例如，请继续参阅图1，第二薄膜晶体管30的第二栅极绝缘层32覆盖第一薄膜晶体管20，第二栅极绝缘层32内设置有环绕第二薄膜晶体管30的第一过孔，第二隔离挡墙40填充第一过孔。具体地，请继续参阅图1，第一薄膜晶体管20位于衬底基板10上第一区11内，第二薄膜晶体管30位于衬底基板10上第二区12内，第二薄膜晶体管30包括第二栅极绝缘层32，第二栅极绝缘层32覆盖第一薄膜晶体管20，第二栅极绝缘层32内设置有环绕第二薄膜晶体管30的第一过孔，即第一过孔呈环状，第一过孔可以位于第二区12内或第二区12的边缘，第二隔离挡墙40作为一个整体结构，填充第一过孔，第二隔离挡墙40与衬底基板10接触，以将第二薄膜晶体管30围绕起来，进而将第二薄膜晶体管30与第一薄膜晶体管20隔离。
在实际应用中，第二隔离挡墙40还可以分为多个部分，例如，请继续参阅图2，第二隔离挡墙40可以包括第一部41和第二部42，其中，第一部41位于衬底基板10上，且第一部41覆盖第一薄膜晶体管20的第一绝缘层环绕第二薄膜晶体管30的边缘和侧面；第二薄膜晶体管30的第二栅极绝缘层32覆盖第一薄膜晶体管20和第一部41，第二栅极绝缘层32与第一部41对应的区域设置有环绕第二薄膜晶体管30的第二过孔，第二部42填充第二过孔，且第二部42与第一部41接触。
举例来说，请继续参阅图2，第一薄膜晶体管20的第一绝缘层与衬底基板10上设置第二薄膜晶体管30的第二区12对应的区域具有暴露孔，该暴露孔暴露出衬底基板10，第二薄膜晶体管30位于衬底基板10上暴露孔内，第二隔离挡墙40的第一部41位于衬底基板10上，第一部41覆盖暴露孔的边缘和孔壁，即第一部41覆盖第一绝缘层环绕第二薄膜晶体管30的边缘和侧面，其中，第一薄膜晶体管20为底栅薄膜晶体管或顶栅薄膜晶体管时，第一薄膜晶体管20包括位于第一薄膜晶体管20的第一栅极和第一有源层之间的第一栅极绝缘层，此时，第一绝缘层可以包括第一薄膜晶体管20的第一栅极绝缘层，或者，请继续参阅图2，第一薄膜晶体管20为低温多晶硅薄膜晶体管时，第一薄膜晶体管20包括位于第一薄膜晶体管20的第一有源层21和第一栅极23之间的第一栅极绝缘层22，以及位于第一薄膜晶体管20的第一栅极23和第一源漏极(包括第一源极25和第一漏极26)之间的第一层间绝缘层24，此时，第一绝缘层可以包括第一薄膜晶体管20的第一栅极绝缘层22和第一层间绝缘层24。
第二薄膜晶体管30包括第二栅极绝缘层32，第二栅极绝缘层32覆盖第一薄膜晶体管20和第一部41，第二栅极绝缘层32与第一部41对应的区域设置有环绕第二薄膜晶体管30的第二过孔，第二过孔呈环状，第二隔离挡墙40的第二部42填充第二过孔，并与第一部41接触，第一部41和第二部42共同构成环绕第二薄膜晶体管30的第二隔离挡墙40，将第二薄膜晶体管30围绕，将第二薄膜晶体管30与第一薄膜晶体管20隔离。
将第二隔离挡墙40设置为第一部41和第二部42，第一部41位于衬底基板10上，且第一部41覆盖第一薄膜晶体管20的第一绝缘层环绕第二薄膜晶体管30的边缘和侧面，因此，第一部41可以将第一薄膜晶体管20的第一绝缘层与第二薄膜晶体管30隔离，以防止第一薄膜晶体管20中可能存在于第一绝缘层中的氢扩散至第二薄膜晶体管30中，例如，第一薄膜晶体管20为低温多晶硅薄膜晶体管时，第一绝缘层包括第一栅极绝缘层22和第一层间绝缘层24，第二隔离挡墙40的第一部41则可以将第一栅极绝缘层22、第一层间绝缘层24均与第二薄膜晶体管30隔离，防止可能存在于第一栅极绝缘层22、第一层间绝缘层24中的氢扩散至第二薄膜晶体管30。
上述实施例中，第一隔离挡墙50的设置形式可以根据实际需要进行设定，例如，请继续参阅图3，第一隔离挡墙50包括第三部51和第四部52，其中，第三部51位于衬底基板10上，且第三部51覆盖第一薄膜晶体管20的第一绝缘层位于衬底基板10上形成第一薄膜晶体管20的区域内、且环绕第一薄膜晶体管20的边缘和侧面；第二薄膜晶体管30的第二栅极绝缘层32覆盖第一薄膜晶体管20和第三部51，第二栅极绝缘层32与第三部51对应的区域设置有环绕第一薄膜晶体管20的第三过孔，第四部52填充第三过孔，且第四部52与第三部51接触。
举例来说，请继续参阅图3，第一薄膜晶体管20的第一绝缘层均位于衬底基板10上形成第一薄膜晶体管20的第一区11内，第一绝缘层的侧面位于第一区11内，值得注意的是，此处第一绝缘层的侧面位于第一区11内可以理解为第一绝缘层的侧面位于第一区11的边缘或内部，第一绝缘层的侧面环绕第一薄膜晶体管20，第一隔离挡墙50的第三部51位于衬底基板10上，第三部51覆盖第一绝缘层的边缘和侧面，即第三部51环绕第一薄膜晶体管20；其中，第一薄膜晶体管20为底栅薄膜晶体管或顶栅薄膜晶体管时，第一薄膜晶体管20包括位于第一薄膜晶体管的第一栅极和第一有源层之间的第一栅极绝缘层，此时，第一绝缘层可以包括第一薄膜晶体管20的第一栅极绝缘层；或者，请继续参阅图3，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第一薄膜晶体管20包括位于第一薄膜晶体管20的第一有源层21和第一栅极23之间的第一栅极绝缘层22，以及位于第一薄膜晶体管20的第一栅极23和第一源漏极(包括第一源极25和第一漏极26)之间的第一层间绝缘层24，此时，第一绝缘层可以包括第一薄膜晶体管20的第一栅极绝缘层22和第一层间绝缘层24。
第二薄膜晶体管30包括第二栅极绝缘层32，第二栅极绝缘层32覆盖第一薄膜晶体管20和第三部51，第二栅极绝缘层32与第三部51对应的区域设置有环绕第一薄膜晶体管30的第三过孔，第三过孔呈环状，第一隔离挡墙50的第四部52填充第三过孔，并与第三部51接触，第三部51和第四部52共同构成环绕第一薄膜晶体管20的第一隔离挡墙50，将第一薄膜晶体管20围绕，将第一薄膜晶体管20与第二薄膜晶体管30隔离。
将第一隔离挡墙50设置为第三部51和第四部52，第三部51位于衬底基板10上，且第三部51覆盖第一薄膜晶体管20的第一绝缘层位于第一区11内、环绕第一薄膜晶体管20的边缘和侧面，因此，第三部51可以将第一薄膜晶体管20的第一绝缘层与第二薄膜晶体管30隔离，以防止第一薄膜晶体管20中可能存在于第一绝缘层中的氢扩散至第二薄膜晶体管30中，例如，第一薄膜晶体管20为低温多晶硅薄膜晶体管时，第一绝缘层包括第一栅极绝缘层22和第一层间绝缘层24，第一隔离挡墙50的第三部51则可以将第一栅极绝缘层22、第一层间绝缘层24均与第二薄膜晶体管30隔离，防止可能存在于第一栅极绝缘层22、第一层间绝缘层24中的氢扩散至第二薄膜晶体管30。
在上述实施例中，当在衬底基板10上同时设置第一隔离挡墙50和第二隔离挡墙40时，则第一隔离挡墙50可以采用包括第三部51和第四部52的方式进行设置，第二隔离挡墙40可以采用整体的方式进行设置，即第二隔离挡墙40填充形成在第二栅极绝缘层32中、环绕第二薄膜晶体管30的第一过孔的方式进行设置，也就是说，第一隔离挡墙50可以采用图3所示的方式设置，第二隔离挡墙40可以采用图1所示的方式设置。
在上述实施例中，第一薄膜晶体管20的类型可以根据实际需要进行选择，例如，第一薄膜晶体管20可以为非晶硅薄膜晶体管、单晶硅薄膜晶体管、多晶硅薄膜晶体管等，在本发明实施例中，第一薄膜晶体管20为低温多晶硅薄膜晶体管，请继续参阅图1或图2，第一薄膜晶体管20包括第一有源层21、第一栅极绝缘层22、第一栅极23、第一层间绝缘层24、第一源漏极，其中，第一有源层21位于衬底基板10上；第一栅极绝缘层22覆盖衬底基板10、第一有源层21，第一栅极绝缘层22与衬底基板10上形成第二薄膜晶体管30的区域对应的区域具有暴露出衬底基板10的第一暴露孔；第一栅极23位于第一栅极绝缘层22上，且第一栅极23位于第一有源层21上方；第一层间绝缘层24覆盖第一栅极23和第一栅极绝缘层22，第一层间绝缘层24与第一栅极绝缘层22中第一暴露孔对应的区域具有暴露出衬底基板10的第二暴露孔；第一有源层21上方还具有贯穿第一层间绝缘层24和第一栅极绝缘层22的第一连接孔和第二连接孔，第一连接孔和第二连接孔均暴露出第一有源层21；第一源漏极位于第一层间绝缘层24上，第一源漏极包括第一源极25和第一漏极26，第一源极25通过第一连接孔与第一有源层21连接，第一漏极26通过第二连接孔与第一有源层21连接；或者，请继续参阅图3，第一薄膜晶体管20包括第一有源层21、第一栅极绝缘层22、第一栅极23、第一层间绝缘层24、第一源漏极，其中，第一有源层21位于衬底基板10上的第一区11内；第一栅极绝缘层22覆盖第一有源层21和位于第一区11内的衬底基板10；第一栅极23位于第一栅极绝缘层22上，且第一栅极23位于第一有源层21上方；第一层间绝缘层24覆盖第一栅极23和第一栅极绝缘层22；第一有源层21上方还具有贯穿第一层间绝缘层24和第一栅极绝缘层22的第一连接孔和第二连接孔，第一连接孔和第二连接孔均暴露出第一有源层21；第一源漏极位于第一层间绝缘层24上，第一源漏极包括第一源极25和第一漏极26，第一源极25通过第一连接孔与第一有源层21连接，第一漏极26通过第二连接孔与第一有源层21连接。
在上述实施例中，第二薄膜晶体管30的类型可以根据实际需要进行选择，例如，第二薄膜晶体管30可以为底栅薄膜晶体管、顶栅薄膜晶体管等，在本发明实施例中，请继续参阅图1或图2，第二薄膜晶体管30为底栅薄膜晶体管，第二薄膜晶体管30包括第二栅极31、第二栅极绝缘层32、第二有源层33、第二源漏极，其中，第二栅极31位于衬底基板10上；第二栅极绝缘层32覆盖第二栅极31、衬底基板10和第一薄膜晶体管20；第二有源层33位于第二栅极绝缘层32上，且第二有源层33位于第二栅极31的上方，第二有源层33的材料可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)；第二源漏极位于第二有源层33上，第二源漏极包括第二源极34和第二漏极35，第二源极34和第二漏极35分别与第二有源层33接触。
请继续参阅图1，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，第二栅极绝缘层32内环绕第二薄膜晶体管30的第一过孔，第一过孔暴露出衬底基板10，第二隔离挡墙40填充在第一过孔内，以将第二薄膜晶体管30和第一薄膜晶体管20隔离；第一薄膜晶体管20还包括连接电极27，第二栅极绝缘层32与第一源极25对应的区域具有第三连接孔，此时，连接电极27通过第三连接孔与第一源极25连接，或者，第二栅极绝缘层32与第一漏极26对应的区域具有第四连接孔，此时，连接电极27通过第四连接孔与第一漏极26连接，以方便第一薄膜晶体管20的第一源极25或第一漏极26与其它结构进行连接。
请继续参阅图2，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，第二隔离挡墙40包括第一部41和第二部42，第一部41覆盖第一薄膜晶体管20的第一层间绝缘层24环绕第二薄膜晶体管30的边缘和侧面，以及第一薄膜晶体管20的第一栅极绝缘层22环绕第二薄膜晶体管30的侧面；第二栅极绝缘层32与第一部41对应的区域设置有第二过孔，第二过孔环绕第二薄膜晶体管30，第二隔离挡墙40的第二部42填充第二过孔，并与第一部41接触，第一部41和第二部42共同将第二薄膜晶体管30围绕，以将第二薄膜晶体管30与第一薄膜晶体管20隔离；同样地，第一薄膜晶体管20还包括连接电极27，第二栅极绝缘层32与第一源极25对应的区域具有第三连接孔，此时，连接电极27通过第三连接孔与第一源极25连接，或者，第二栅极绝缘层32与第一漏极26对应的区域具有第四连接孔，此时，连接电极27通过第四连接孔与第一漏极26连接，以方便第一薄膜晶体管20的第一源极25或第一漏极26与其它结构进行连接。
请继续参阅图3，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，第一隔离挡墙50包括第三部51和第四部52，第三部51覆盖第一薄膜晶体管20的第一层间绝缘层24位于第一区11内、环绕第一薄膜晶体管20的边缘和侧面，以及第一薄膜晶体管20的第一栅极绝缘层22环绕第一薄膜晶体管20的侧面；第二栅极绝缘层32与第三部51对应的区域设置有第三过孔，第三过孔环绕第一薄膜晶体管20，第一隔离挡墙50的第四部52填充第三过孔，并与第三部51接触，第三部51和第四部52共同将第一薄膜晶体管20围绕，以将第一薄膜晶体管20与第二薄膜晶体管30隔离；同样地，第一薄膜晶体管20还包括连接电极27，第二栅极绝缘层32与第一源极25对应的区域具有第三连接孔，此时，连接电极27通过第三连接孔与第一源极25连接，或者，第二栅极绝缘层32与第一漏极26对应的区域具有第四连接孔，此时，连接电极27通过第四连接孔与第一漏极26连接，以方便第一薄膜晶体管20的第一源极25或第一漏极26与其它结构进行连接。
在本发明实施例中，请参阅图1至图3，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，第二薄膜晶体管30的第二栅极绝缘层32覆盖第一薄膜晶体管20，因此，当制造本发明实施例提供的薄膜晶体管结构时，可以先在衬底基板10上形成第一薄膜晶体管20，然后在衬底基板10上形成第二薄膜晶体管30，且在形成第二薄膜晶体管30时，第二栅极绝缘层32先于第二有源层33形成，即先形成第二栅极绝缘层32，第二栅极绝缘层32将衬底基板10、第二栅极31和第一薄膜晶体管20完全覆盖，然后再形成第二有源层33，在形成第二有源层33的过程中，尤其是在对形成第二有源层33的金属氧化物膜层进行退火时，第二栅极31绝缘可以阻挡第一薄膜晶体管20的第一有源层21中的氢向第二有源层33扩散，从而防止对第二薄膜晶体管30的性能造成不良影响。
另外，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，第二薄膜晶体管30的第二栅极绝缘层32覆盖第一薄膜晶体管20，因此，当制造本发明实施例提供的薄膜晶体管结构时，可以先在衬底基板10上形成第一薄膜晶体管20，然后在衬底基板10上形成第二薄膜晶体管30，且在形成第二薄膜晶体管30时，第二栅极绝缘层32先于第二有源层33形成，即先形成第二栅极绝缘层32，第二栅极绝缘层32将衬底基板10、第二栅极31和第一薄膜晶体管20完全覆盖，然后再形成第二有源层33，因此，可以防止形成第一薄膜晶体管20的第一有源层21的工艺和形成第二薄膜晶体管30的第二有源层33的工艺相互干扰。
在上述实施例中，第一隔离挡墙50的材料和第二隔离挡墙40的材料均可以为多种，第一隔离挡墙50的材料和第二隔离挡墙40的材料均只需具有较好的阻氢性能即可。
举例来说，第一隔离挡墙50的材料可以为有机材料，即第一隔离挡墙50为有机材料第一隔离挡墙50，例如，有机材料可以为聚乙烯(Polyethylene，PE)；或者，第一隔离挡墙50的材料可以为无机材料，即第一隔离挡墙50为无机材料第一隔离挡墙50，例如，无机材料可以为氧化铝(Al2O3)、氮化硅(SiNx)等；或者，第一隔离挡墙50的材料可以为金属，即第一隔离挡墙50为金属第一隔离挡墙50，此时，请继续参阅图3，第一隔离挡墙50包括第三部51和第四部52，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，在制造薄膜晶体管结构时，先在衬底基板10上第一区11内形成第一薄膜晶体管20，在形成第一薄膜晶体管20的第一源漏极即第一源极25和第一漏极26时，可以同时形成第一隔离挡墙50的第三部51，即第一隔离挡墙50的第三部51与第一薄膜晶体管20的第一源漏极同时形成，也可以理解为第一隔离挡墙50的第三部51与第一薄膜晶体管20的第一源漏极通过一次构图工艺形成，第一隔离挡墙50的第三部51的材料与第一薄膜晶体管20的第一源漏极的材料相同，然后在衬底基板10上第二区12内形成第二薄膜晶体管30，在形成第二薄膜晶体管30的第二源漏极即第二源极34和第二漏极35之前，在第二薄膜晶体管30的第二栅极绝缘层32内形成环绕第一薄膜晶体管20的第三过孔，在形成第二薄膜晶体管30的第二源漏极即第二源极34和第二漏极35时，可以同时形成第一隔离挡墙50的第四部52，即第一隔离挡墙50的第四部52与第二薄膜晶体管30的第二源漏极同时形成，也可以理解为第一隔离挡墙50的第四部52与第二薄膜晶体管30的第二源漏极通过一次构图工艺形成，第一隔离挡墙50的第四部52的材料与第二薄膜晶体管30的第二源漏极的材料相同。
同样地，第二隔离挡墙40的材料可以为有机材料，即第二隔离挡墙40为有机材料第二隔离挡墙40，例如，有机材料可以为聚乙烯(Polyethylene，PE)；或者，第二隔离挡墙40的材料可以为无机材料，即第二隔离挡墙40为无机材料第二隔离挡墙40，例如，无机材料可以为氧化铝(Al2O3)、氮化硅(SiNx)等；或者，第二隔离挡墙40的材料可以为金属，即第二隔离挡墙40为金属第二隔离挡墙40，此时，请继续参阅图1，第二隔离挡墙40的结构为一个整体结构，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，在制造薄膜晶体管结构时，先在衬底基板10上第一区11内形成第一薄膜晶体管20，然后在衬底基板10上第二区12内形成第二薄膜晶体管30，其中，在形成第二薄膜晶体管30的第二源漏极即第二源极34和第二漏极35之前，在第二薄膜晶体管30的第二栅极绝缘层32内形成环绕第二薄膜晶体管30的第一过孔，在形成第二薄膜晶体管30的第二源漏极即第二源极34和第二漏极35时，可以同时形成第二隔离挡墙40，即第二隔离挡墙40与第二薄膜晶体管30的第二源漏极同时形成，也可以理解为第二隔离挡墙40与第二薄膜晶体管30的第二源漏极通过一次构图工艺形成，第二隔离挡墙40的材料与第二薄膜晶体管30的第二源漏极的材料相同；请继续参阅图2，第二隔离挡墙40的结构包括第一部41和第二部42，第一薄膜晶体管20为低温多晶硅薄膜晶体管，第二薄膜晶体管30为底栅薄膜晶体管，在制造薄膜晶体管结构时，先在衬底基板10上第一区11内形成第一薄膜晶体管20，在形成第一薄膜晶体管20的第一源漏极即第一源极25和第一漏极26时，可以同时形成第二隔离挡墙40的第一部41，即第二隔离挡墙40的第一部41与第一薄膜晶体管20的第一源漏极同时形成，也可以理解为第二隔离挡墙40的第一部41与第一薄膜晶体管20的第一源漏极通过一次构图工艺形成，第二隔离挡墙40的第一部41的材料与第一薄膜晶体管20的第一源漏极的材料相同，然后在衬底基板10上第二区12内形成第二薄膜晶体管30，在形成第二薄膜晶体管30的第二源漏极即第二源极34和第二漏极35之前，在第二薄膜晶体管30的第二栅极绝缘层32内形成环绕第二薄膜晶体管30的第二过孔，在形成第二薄膜晶体管30的第二源漏极即第二源极34和第二漏极35时，可以同时形成第二隔离挡墙40的第二部42，即第二隔离挡墙40的第二部42与第二薄膜晶体管30的第二源漏极同时形成，也可以理解为第二隔离挡墙40的第二部42与第二薄膜晶体管30的第二源漏极通过一次构图工艺形成，第二隔离挡墙40的第二部42的材料与第二薄膜晶体管30的第二源漏极的材料相同。
本发明实施例还提供一种显示面板，所述显示面板包括如上述实施例所述的薄膜晶体管结构。
所述显示面板与上述薄膜晶体管结构相对于现有技术所具有的优势相同，在此不再赘述。
本发明实施例还提供一种显示装置，所述显示装置包括如上述实施例所述的显示面板。
所述显示装置与上述显示面板相对于现有技术所具有的优势相同，在此不再赘述。
请参阅图4，本发明实施例还提供一种上述实施例所述的薄膜晶体管结构的制造方法，包括：
步骤S1、在衬底基板上形成第一薄膜晶体管和第二薄膜晶体管，以及第一隔离挡墙或/和第二隔离挡墙，其中，第一薄膜晶体管的第一有源层掺杂有氢；第二薄膜晶体管的第二有源层的材料为金属氧化物；第一隔离挡墙环绕第一薄膜晶体管，第二隔离挡墙环绕第二薄膜晶体管。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于方法实施例而言，由于其基本相似于结构实施例，所以描述得比较简单，相关之处参见结构实施例的部分说明即可。
第一薄膜晶体管为低温多晶硅薄膜晶体管，第二薄膜晶体管为底栅薄膜晶体管，第二隔离挡墙为整体结构即第二隔离挡墙不分为几个部分时，即第二隔离挡墙采用图1所示的结构时，请参阅图5，步骤S1、在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第二隔离挡墙，可以包括：
步骤S100、在衬底基板上形成第一薄膜晶体管。
步骤S200、在衬底基板上形成第二薄膜晶体管和环绕第二薄膜晶体管的第二隔离挡墙。
具体地，请参阅图6和图7，步骤S100、在衬底基板上形成第一薄膜晶体管，可以包括：
步骤S110、形成第一薄膜晶体管的第一有源层。
具体地，请参阅图6和图7，在步骤S110中，先在衬底基板10上沉积多晶硅层，该多晶硅层为低温多晶硅层，低温多晶硅层中掺杂有氢；然后通过构图工艺，形成第一薄膜晶体管20的第一有源层21，第一有源层21位于衬底基板10上形成第一薄膜晶体管20的第一区11内。
步骤S120、形成第一薄膜晶体管的第一栅极绝缘层。
具体地，请继续参阅图6和图7，在步骤S120中，在衬底基板10和第一有源层21上沉积第一栅极绝缘膜层，形成第一栅极绝缘层22，第一栅极绝缘层22覆盖衬底基板10和第一有源层21。
步骤S130、形成第一薄膜晶体管的第一栅极。
具体地，请继续参阅图6和图7，在步骤S130中，先在第一栅极绝缘层22上沉积第一金属层；然后，通过构图工艺，形成第一薄膜晶体管20的第一栅极23，第一栅极23位于衬底基板10的第一区11内、第一有源层21的上方。
步骤S140、形成第一薄膜晶体管的第一层间绝缘层。
具体地，请继续参阅图6和图7，在步骤S140中，在第一栅极绝缘层22和第一栅极23上沉积第一层间绝缘膜层，形成第一层间绝缘层24，第一层间绝缘层24覆盖第一栅极绝缘层22和第一栅极23。
步骤S150、形成贯穿第一层间绝缘层和第一栅极绝缘层的暴露孔、第一连接孔和第二连接孔，暴露孔暴露出衬底基板上形成第二薄膜晶体管的区域，第一连接孔和第二连接孔均暴露出第一有源层。
具体地，请继续参阅图6和图7，在步骤S150中，通过构图工艺，形成暴露孔241、第一连接孔242和第二连接孔243，其中，暴露孔241贯穿第一层间绝缘层24和第一栅极绝缘层22，并暴露出衬底基板10上形成第二薄膜晶体管30的区域，以方便后续在衬底基板10上形成第二薄膜晶体管30；第一连接孔242和第二连接孔243分别贯穿第一层间绝缘层24和第一栅极绝缘层22，并均暴露出第一有源层21，以方便后续形成的第一源漏极中第一源极25和第一漏极26分别与第一有源层21之间的连接。
步骤S160、形成第一薄膜晶体管的第一源漏极和第二薄膜晶体管的第二栅极，其中，第一源漏极包括第一源极和第一漏极，第一源极通过第一连接孔与第一有源层连接，第一漏极通过第二连接孔与第一有源层连接；第二栅极位于衬底基板上、暴露孔内。
具体地，请继续参阅图6和图7，在步骤S160中，先沉积第二金属层；然后通过构图工艺，同时形成第一薄膜晶体管20的第一源漏极和第二薄膜晶体管30的第二栅极31，其中，第一源漏极中第一源极25通过第一连接孔242与第一有源层21连接，第一漏极26通过第二连接孔243与第一有源层21连接；第二栅极31位于衬底基板10上、暴露孔241内。也就是说，第一薄膜晶体管20的第一源漏极和第二薄膜晶体管30的第二栅极31通过一次构图工艺形成，从而可以减少制造薄膜晶体管结构的工艺步骤，同时，减少制造薄膜晶体管结构时所使用的掩膜版的数量，进而减低制造薄膜晶体管结构的成本。
请参阅图6和图8，步骤S200、在衬底基板上形成第二薄膜晶体管和环绕第二薄膜晶体管的第二隔离挡墙，可以包括：
步骤S210、形成第二薄膜晶体管的第二栅极绝缘层。
具体地，请继续参阅图6和图8，在步骤S210中，沉积第二栅极绝缘膜层，形成第二栅极绝缘层32，第二栅极绝缘层32覆盖第一薄膜晶体管20、衬底基板10和第二栅极31。
步骤S220、形成第二薄膜晶体管的第二有源层。
具体地，请继续参阅图6和图8，在步骤S220中，可以先在第二栅极绝缘层32上沉积金属氧化物膜层；然后通过构图工艺，形成第二薄膜晶体管30的第二有源层33，第二有源层33位于第二栅极31的上方。
步骤S230、在第二栅极绝缘层内形成环绕第二薄膜晶体管且暴露出衬底基板的第一过孔，以及对应于第一薄膜晶体管的第一源极的第三连接孔或对应于第一薄膜晶体管的第一漏极的第四连接孔。
具体地，请继续参阅图6和图8，在步骤S230中，通过构图工艺，在第二栅极绝缘层32内形成第一过孔321，第一过孔321环绕第二薄膜晶体管30，第一过孔321暴露出衬底基板10，以便后续形成环绕第二薄膜晶体管30的第二隔离挡墙40。
在步骤S230中，请继续参阅图6和图8，通过构图工艺，在第二栅极绝缘层32内还形成第三连接孔，第三连接孔对应于第一薄膜晶体管20的第一源极25，以方便通过后续形成的连接电极27将第一源极25和其它结构连接；或者，在实际应用中，也可以通过构图工艺，在第二栅极绝缘层32内还形成第四连接孔324，第四连接孔324对应于第一薄膜晶体管20的第一漏极26，以方便通过后续形成的连接电极27将第一漏极26和其它结构连接。
步骤S240、形成第二薄膜晶体管的第二源漏极、填充在第一过孔内的第二隔离挡墙、以及通过第三连接孔连接第一源极或通过第四连接孔连接第一漏极的连接电极。
具体地，请继续参阅图6和图8，在步骤S240中，先沉积第三金属层；然后通过构图工艺，同时形成第二隔离挡墙40、第二薄膜晶体管30的第二源漏极和第一薄膜晶体管20的连接电极27，其中，第二隔离挡墙40填充在第一过孔321内，第二隔离挡墙40环绕第二薄膜晶体管30；第二薄膜晶体管30的第二源漏极包括第二源极34和第二漏极35，第二源极34和第二漏极35分别与第二有源层33接触；连接电极27位于第二栅极绝缘层32上，连接电极27通过第三连接孔连接第一源极25，或者，连接电极27通过第四连接孔324连接第一漏极26。也就是说，第二隔离挡墙40、第二源漏极和连接电极27通过一次构图工艺形成，从而可以减少制造薄膜晶体管结构的工艺步骤，同时，减少制造薄膜晶体管结构时所使用的掩膜版的数量，进而减低制造薄膜晶体管结构的成本。
第一薄膜晶体管为低温多晶硅薄膜晶体管，第二薄膜晶体管为底栅薄膜晶体管，第二隔离挡墙包括多个部分例如第二隔离挡墙包括第一部和第二部时，即第二隔离挡墙采用如2所示的结构时，请参阅图9，步骤S1、在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第二隔离挡墙，可以包括：
步骤S300、在衬底基板上形成第一薄膜晶体管和第二隔离挡墙的第一部，第一部覆盖第一薄膜晶体管的第一绝缘层环绕第二薄膜晶体管的边缘和侧面。
步骤S400、在衬底基板上形成第二薄膜晶体管和第二隔离挡墙的第二部，第二部位于第一部上，第一部和第二部共同环绕第二薄膜晶体管。
具体地，请参阅图10和图11，步骤S300、在衬底基板上形成第一薄膜晶体管和第二隔离挡墙的第一部，可以包括：
步骤S310、形成第一薄膜晶体管的第一有源层。
具体地，请继续参阅图10和图11，在步骤S310中，先在衬底基板10上沉积多晶硅层，该多晶硅层为低温多晶硅层，低温多晶硅层中掺杂有氢；然后通过构图工艺，形成第一薄膜晶体管20的第一有源层21，第一有源层21位于衬底基板10上形成第一薄膜晶体管20的第一区11内。
步骤S320、形成第一薄膜晶体管的第一栅极绝缘层。
具体地，请继续参阅图10和图11，在步骤S320中，在衬底基板10和第一有源层21上沉积第一栅极绝缘膜层，形成第一栅极绝缘层22，第一栅极绝缘层22覆盖衬底基板10和第一有源层21。
步骤S330、形成第一薄膜晶体管的第一栅极。
具体地，请继续参阅图10和图11，在步骤S330中，先在第一栅极绝缘层22上沉积第一金属层；然后，通过构图工艺，形成第一薄膜晶体管20的第一栅极23，第一栅极23位于衬底基板10的第一区11内、第一有源层21的上方。
步骤S340、形成所述第一薄膜晶体管的第一层间绝缘层。
具体地，请继续参阅图10和图11，在步骤S340中，在第一栅极绝缘层22和第一栅极23上沉积第一层间绝缘膜层，形成第一层间绝缘层24，第一层间绝缘层24覆盖第一栅极绝缘层22和第一栅极23。
步骤S350、形成贯穿第一层间绝缘层和第一栅极绝缘层的暴露孔、第一连接孔和第二连接孔，暴露孔暴露出衬底基板上形成第二薄膜晶体管的区域，第一连接孔和第二连接孔均暴露出第一有源层。
具体地，请继续参阅图10和图11，在步骤S350中，通过构图工艺，形成暴露孔241、第一连接孔242和第二连接孔243，其中，暴露孔241贯穿第一层间绝缘层24和第一栅极绝缘层22，并暴露出衬底基板10上形成第二薄膜晶体管30的区域，以方便后续在衬底基板10上形成第二薄膜晶体管30；第一连接孔242和第二连接孔243分别贯穿第一层间绝缘层24和第一栅极绝缘层22，并均暴露出第一有源层21，以方便后续形成的第一源漏极中第一源极25和第一漏极26分别与第一有源层21之间的连接。
步骤S360、形成第一薄膜晶体管的第一源漏极、第二薄膜晶体管的第二栅极和第二隔离挡墙的第一部，其中，第一源漏极包括第一源极和第一漏极，第一源极通过第一连接孔与第一有源层连接，第一漏极通过第二连接孔与第一有源层连接；第一部覆盖暴露孔的边缘和孔壁；第二栅极位于衬底基板上、暴露孔内。
具体地，请继续参阅图10和图11，在步骤S360中，先沉积第二金属层；然后通过构图工艺，同时形成第一薄膜晶体管20的第一源漏极、第二薄膜晶体管30的第二栅极31和第二隔离挡墙40的第一部41，其中，第一源漏极中，第一源极25通过第一连接孔242与第一有源层21连接，第一漏极26通过第二连接孔243与第一有源层21连接；第二隔离挡墙40的第一部41覆盖暴露孔241的边缘和孔壁，具体地，第一部41覆盖第一层间绝缘层24对应于暴露孔241的边缘、第一层间绝缘层24对应于暴露孔241的侧面以及第一栅极绝缘层22对应于暴露孔241的侧面；第二栅极31位于衬底基板10上、暴露孔241内。也就是说，第一薄膜晶体管20的第一源漏极、第二薄膜晶体管30的第二栅极31和第二隔离挡墙40的第一部41通过一次构图工艺形成，从而可以减少制造薄膜晶体管结构的工艺步骤，同时，减少制造薄膜晶体管结构时所使用的掩膜版的数量，进而减低制造薄膜晶体管结构的成本。
请参阅图10和图12，步骤S400、在衬底基板上形成第二薄膜晶体管和第二隔离挡墙的第二部，可以包括：
步骤S410、形成第二薄膜晶体管的第二栅极绝缘层。
具体地，请继续参阅图10和图12，在步骤S410中，沉积第二栅极绝缘膜层，形成第二栅极绝缘层32，第二栅极绝缘层32覆盖第一薄膜晶体管20、衬底基板10、第一部41和第二薄膜晶体管30的第二栅极31。
步骤S420、形成第二薄膜晶体管的第二有源层。
具体地，请继续参阅图10和图12，在步骤S420中，可以先在第二栅极绝缘层32上沉积金属氧化物膜层；然后通过构图工艺，形成第二薄膜晶体管30的第二有源层33，第二有源层33位于第二栅极31的上方。
步骤S430、在第二栅极绝缘层内形成环绕第二薄膜晶体管且对应于第一部的第二过孔，以及对应于第一薄膜晶体管的第一源极的第三连接孔或对应于第一薄膜晶体管的第一漏极的第四连接孔。
具体地，请继续参阅图10和图12，在步骤S430中，通过构图工艺，在第二栅极绝缘层32内形成第二过孔322，第二过孔322环绕第二薄膜晶体管30，第二过孔322暴露出第一隔离挡墙40的第一部41，以便后续形成环绕第二薄膜晶体管30的第二隔离挡墙40的第二部42。
在步骤S430中，通过构图工艺，在第二栅极绝缘层32内还形成第三连接孔，第三连接孔对应于第一薄膜晶体管20的第一源极25，以方便通过后续形成的连接电极27将第一源极25和其它结构连接；或者，通过构图工艺，在第二栅极绝缘层32内还形成第四连接孔324，第四连接孔324对应于第一薄膜晶体管20的第一漏极26，以方便通过后续形成的连接电极27将第一漏极26和其它结构连接。
步骤S440、形成第二薄膜晶体管的第二源漏极、填充在第二过孔内且与第一部接触的第二部、以及通过第三连接孔连接第一源极或通过第四连接孔连接第一漏极的连接电极。
具体地，请继续参阅图10和图12，在步骤S440中，先沉积第三金属层；然后通过构图工艺，同时形成第二隔离挡墙40的第二部42、第二薄膜晶体管30的第二源漏极和第一薄膜晶体管20的连接电极27，其中，第二部42填充在第二过孔322内，第二部42与第一部41接触，第一部41和第二部42共同构成第二隔离挡墙40，以环绕第二薄膜晶体管30，将第二薄膜晶体管30与第一薄膜晶体管20隔离；第二薄膜晶体管30的第二源漏极包括第二源极34和第二漏极35，第二源极34和第二漏极35分别与第二有源层33接触；连接电极27位于第二栅极绝缘层32上，连接电极27通过第三连接孔连接第一源极25，或者，连接电极27通过第四连接孔324连接第一漏极26。也就是说，第二隔离挡墙40的第二部42、第二源漏极和连接电极27通过一次构图工艺形成，从而可以减少制造薄膜晶体管结构的工艺步骤，同时，减少制造薄膜晶体管结构时所使用的掩膜版的数量，进而减低制造薄膜晶体管结构的成本。
第一薄膜晶体管为低温多晶硅薄膜晶体管，第二薄膜晶体管为底栅薄膜晶体管，第一隔离挡墙包括多个部分例如第一隔离挡墙包括第三部和第四部时，即第一隔离挡墙采用如3所示的结构时，请参阅图13，步骤S1、在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第一隔离挡墙，可以包括：
步骤S500、在衬底基板上形成第一薄膜晶体管和第一隔离挡墙的第三部，第三部覆盖第一薄膜晶体管的第一绝缘层环绕第一薄膜晶体管的边缘和侧面。
步骤S600、在衬底基板上形成第二薄膜晶体管和第一隔离挡墙的第四部，第四部位于第三部上，第三部和第四部共同环绕第一薄膜晶体管。
具体地，请继续参阅图14和图15，步骤S500、在衬底基板上形成第一薄膜晶体管和第一隔离挡墙的第三部，可以包括：
步骤S510、形成第一薄膜晶体管的第一有源层。
具体地，请继续参阅图14和图15，在步骤S510中，先在衬底基板10上沉积多晶硅层，该多晶硅层为低温多晶硅层，低温多晶硅层中掺杂有氢；然后通过构图工艺，形成第一薄膜晶体管20的第一有源层21，第一有源层21位于衬底基板10上形成第一薄膜晶体管20的第一区11内。
步骤S520、形成第一薄膜晶体管的第一栅极绝缘层。
具体地，请继续参阅图14和图15，在步骤S520中，在衬底基板10和第一有源层21上沉积第一栅极绝缘膜层，形成第一栅极绝缘层22，第一栅极绝缘层22覆盖衬底基板10和第一有源层21。
步骤S530、形成第一薄膜晶体管的第一栅极。
具体地，请继续参阅图14和图15，在步骤S530中，先在第一栅极绝缘层22上沉积第一金属层；然后，通过构图工艺，形成第一薄膜晶体管20的第一栅极23，第一栅极23位于衬底基板10的第一区11内、第一有源层21的上方。
步骤S540、形成所述第一薄膜晶体管的第一层间绝缘层。
具体地，请继续参阅图14和图15，在步骤S540中，在第一栅极绝缘层22和第一栅极23上沉积第一层间绝缘膜层，形成第一层间绝缘层24，第一层间绝缘层24覆盖第一栅极绝缘层22和第一栅极23。
步骤S550、去除第一栅极绝缘层和第一层间绝缘层位于衬底基板上形成第一薄膜晶体管的区域以外的部分，并形成贯穿第一层间绝缘层和第一栅极绝缘层的第一连接孔和第二连接孔，其中，第一栅极绝缘层和第一层间绝缘层的侧面位于衬底基板形成第一薄膜晶体管的区域内；第一连接孔和第二连接孔均暴露出第一有源层。
具体地，请继续参阅图14和图15，在步骤S550中，通过构图工艺，将第一栅极绝缘层22和第一层间绝缘层24除位于衬底基板10上形成第一薄膜晶体管20的第一区11的部分去除，即去除第一栅极绝缘层22和第一层间绝缘层24位于第一区11以外的部分，并形成第一连接孔242和第二连接孔243，其中，第一栅极绝缘层22只覆盖第一有源层21和位于第一区11内的衬底基板10，第一层间绝缘层24覆盖第一栅极23和第一栅极绝缘层22，第一栅极绝缘层22和第一层间绝缘层24均具有环绕第一薄膜晶体管20的侧面；第一连接孔242和第二连接孔243分别贯穿第一层间绝缘层24和第一栅极绝缘层22，并均暴露出第一有源层21，以方便后续形成的第一源漏极中第一源极25和第一漏极26分别与第一有源层21之间的连接。
步骤S560、形成第一薄膜晶体管的第一源漏极、第二薄膜晶体管的第二栅极和第一隔离挡墙的第三部，其中，第一源漏极包括第一源极和第一漏极，第一源极通过第一连接孔与第一有源层连接，第一漏极通过第二连接孔与第一有源层连接；第三部覆盖第一层间绝缘层的边缘和侧面，以及第一栅极绝缘层的侧面；第二栅极位于衬底基板上。
具体地，请继续参阅图14和图15，在步骤S560中，先沉积第二金属层；然后通过构图工艺，同时形成第一薄膜晶体管20的第一源漏极、第二薄膜晶体管30的第二栅极31和第一隔离挡墙50的第三部51，其中，第一源漏极中，第一源极25通过第一连接孔242与第一有源层21连接，第一漏极26通过第二连接孔243与第一有源层21连接；第一隔离挡墙50的第三部51覆盖第一层间绝缘层24的边缘和侧面，以及第一栅极绝缘层22的侧面；第二栅极31位于衬底基板10上、第二区12内。也就是说，第一薄膜晶体管20的第一源漏极、第二薄膜晶体管30的第二栅极31和第一隔离挡墙50的第三部51通过一次构图工艺形成，从而可以减少制造薄膜晶体管结构的工艺步骤，同时，减少制造薄膜晶体管结构时所使用的掩膜版的数量，进而减低制造薄膜晶体管结构的成本。
请参阅图14和图16，步骤S600、在衬底基板上形成第二薄膜晶体管和第一隔离挡墙的第四部，可以包括：
步骤S610、形成第二薄膜晶体管的第二栅极绝缘层。
具体地，请继续参阅图14和图16，在步骤S610中，沉积第二栅极绝缘膜层，形成第二栅极绝缘层32，第二栅极绝缘层32覆盖第一薄膜晶体管20、衬底基板10、第三部51和第二薄膜晶体管30的第二栅极31。
步骤S620、形成第二薄膜晶体管的第二有源层。
具体地，请继续参阅图14和图16，在步骤S620中，可以先在第二栅极绝缘层32上沉积金属氧化物膜层；然后通过构图工艺，形成第二薄膜晶体管30的第二有源层33，第二有源层33位于第二栅极31的上方。
步骤S630、在第二栅极绝缘层内形成环绕第一薄膜晶体管且对应于第三部的第三过孔，以及对应于第一薄膜晶体管的第一源极的第三连接孔或对应于第一薄膜晶体管的第一漏极的第四连接孔。
具体地，请继续参阅图14和图16，在步骤S630中，通过构图工艺，在第二栅极绝缘层32内形成第三过孔323，第三过孔323环绕第一薄膜晶体管20，第三过孔323暴露出第一隔离挡墙50的第三部51，以便后续形成环绕第一薄膜晶体管20的第一隔离挡墙50的第四部52。
在步骤S630中，通过构图工艺，在第二栅极绝缘层32内还形成第三连接孔，第三连接孔对应于第一薄膜晶体管20的第一源极25，以方便通过后续形成的连接电极27将第一源极25和其它结构连接；或者，通过构图工艺，在第二栅极绝缘层32内还形成第四连接孔324，第四连接孔324对应于第一薄膜晶体管20的第一漏极26，以方便通过后续形成的连接电极27将第一漏极26和其它结构连接。
步骤S640、形成第二薄膜晶体管的第二源漏极、填充在第三过孔内且与第三部接触的第四部、以及通过第三连接孔连接第一源极或通过第四连接孔连接第一漏极的连接电极。
具体地，请继续参阅图14和图16，在步骤S640中，先沉积第三金属层；然后通过构图工艺，同时形成第一隔离挡墙50的第四部52、第二薄膜晶体管30的第二源漏极和第一薄膜晶体管20的连接电极27，其中，第四部52填充在第三过孔323内，第四部52与第三部51接触，第三部51和第四部52共同构成第一隔离挡墙50，以环绕第一薄膜晶体管20，将第二薄膜晶体管30与第一薄膜晶体管20隔离；第二薄膜晶体管30的第二源漏极包括第二源极34和第二漏极35，第二源极34和第二漏极35分别与第二有源层33接触；连接电极27位于第二栅极绝缘层32上，连接电极27通过第三连接孔连接第一源极25，或者，连接电极27通过第四连接孔324连接第一漏极26。也就是说，第一隔离挡墙50的第四部52、第二源漏极和连接电极27通过一次构图工艺形成，从而可以减少制造薄膜晶体管结构的工艺步骤，同时，减少制造薄膜晶体管结构时所使用的掩膜版的数量，进而减低制造薄膜晶体管结构的成本。
在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种薄膜晶体管结构，其特征在于，包括衬底基板，以及形成在所述衬底基板上的第一薄膜晶体管和第二薄膜晶体管，其中，所述第一薄膜晶体管的第一有源层掺杂有氢；所述第二薄膜晶体管的第二有源层的材料为金属氧化物；所述衬底基板上还设置有环绕所述第一薄膜晶体管的第一隔离挡墙或/和环绕所述第二薄膜晶体管的第二隔离挡墙。
2.根据权利要求1所述的薄膜晶体管结构，其特征在于，所述第二薄膜晶体管的第二栅极绝缘层覆盖所述第一薄膜晶体管，所述第二栅极绝缘层内设置有环绕所述第二薄膜晶体管的第一过孔，所述第二隔离挡墙填充所述第一过孔。
3.根据权利要求1所述的薄膜晶体管结构，其特征在于，所述第二隔离挡墙包括第一部和第二部，其中，
所述第一部位于所述衬底基板上，且所述第一部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第二薄膜晶体管的边缘和侧面；
所述第二薄膜晶体管的第二栅极绝缘层覆盖所述第一薄膜晶体管和所述第一部，所述第二栅极绝缘层与所述第一部对应的区域设置有环绕所述第二薄膜晶体管的第二过孔，所述第二部填充所述第二过孔，且所述第二部与所述第一部接触。
4.根据权利要求1所述的薄膜晶体管结构，其特征在于，所述第一隔离挡墙包括第三部和第四部，其中，
所述第三部位于所述衬底基板上，且所述第三部覆盖所述第一薄膜晶体管的第一绝缘层位于所述衬底基板上形成所述第一薄膜晶体管的区域内、且环绕所述第一薄膜晶体管的边缘和侧面；
所述第二薄膜晶体管的第二栅极绝缘层覆盖所述第一薄膜晶体管和所述第三部，所述第二栅极绝缘层与所述第三部对应的区域设置有环绕所述第一薄膜晶体管的第三过孔，所述第四部填充所述第三过孔，且所述第四部与所述第三部接触。
5.根据权利要求2～4任一所述的薄膜晶体管结构，其特征在于，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管。
6.根据权利要求5所述的薄膜晶体管结构，其特征在于，所述第一薄膜晶体管包括位于所述第二栅极绝缘层上的连接电极，所述连接电极通过所述第二栅极绝缘层内的第一连接孔与所述第一薄膜晶体管中所述第一源漏极的漏极连接，或者，所述连接电极通过所述第二栅极绝缘层内的第二连接孔与所述第一薄膜晶体管中所述第一源漏极的源极连接。
7.根据权利要求1所述的薄膜晶体管结构，其特征在于，所述第一隔离挡墙为有机材料隔离挡墙、无机材料隔离挡墙或金属隔离挡墙；
所述第二隔离挡墙为有机材料隔离挡墙、无机材料隔离挡墙或金属隔离挡墙。
8.一种显示面板，其特征在于，所述显示面板包括如权利要求1～7任一所述的薄膜晶体管结构。
9.一种显示装置，其特征在于，所述显示装置包括如权利要求8所述的显示面板。
10.一种如权利要求1～7任一所述的薄膜晶体管结构的制造方法，其特征在于，包括：
在衬底基板上形成第一薄膜晶体管和第二薄膜晶体管，以及第一隔离挡墙或/和第二隔离挡墙，其中，所述第一薄膜晶体管的第一有源层掺杂有氢；所述第二薄膜晶体管的第二有源层的材料为金属氧化物；所述第一隔离挡墙环绕所述第一薄膜晶体管，所述第二隔离挡墙环绕所述第二薄膜晶体管。
11.根据权利要求10所述的薄膜晶体管结构的制造方法，其特征在于，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管；
在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第二隔离挡墙，包括：
在所述衬底基板上形成所述第一薄膜晶体管；
在所述衬底基板上形成所述第二薄膜晶体管和环绕所述第二薄膜晶体管的第二隔离挡墙。
12.根据权利要求11所述的薄膜晶体管结构的制造方法，其特征在于，
在所述衬底基板上形成所述第一薄膜晶体管，包括：
形成所述第一薄膜晶体管的第一有源层；
形成所述第一薄膜晶体管的第一栅极绝缘层；
形成所述第一薄膜晶体管的第一栅极；
形成所述第一薄膜晶体管的第一层间绝缘层；
形成贯穿所述第一层间绝缘层和所述第一栅极绝缘层的暴露孔、第一连接孔和第二连接孔，所述暴露孔暴露出所述衬底基板上形成所述第二薄膜晶体管的区域，所述第一连接孔和所述第二连接孔均暴露出所述第一有源层；
形成所述第一薄膜晶体管的第一源漏极和所述第二薄膜晶体管的第二栅极，其中，所述第一源漏极包括第一源极和第一漏极，所述第一源极通过所述第一连接孔与所述第一有源层连接，所述第一漏极通过所述第二连接孔与所述第一有源层连接；所述第二栅极位于所述衬底基板上、所述暴露孔内；
在所述衬底基板上形成所述第二薄膜晶体管和环绕所述第二薄膜晶体管的所述第二隔离挡墙，包括：
形成所述第二薄膜晶体管的第二栅极绝缘层；
形成所述第二薄膜晶体管的第二有源层；
在所述第二栅极绝缘层内形成环绕所述第二薄膜晶体管且暴露出所述衬底基板的第一过孔，以及对应于所述第一薄膜晶体管的第一源极的第三连接孔或对应于所述第一薄膜晶体管的第一漏极的第四连接孔；
形成所述第二薄膜晶体管的第二源漏极、填充在所述第一过孔内的所述第二隔离挡墙、以及通过所述第三连接孔连接所述第一源极或通过所述第四连接孔连接所述第一漏极的连接电极。
13.根据权利要求10所述的薄膜晶体管结构的制造方法，其特征在于，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管；
在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第二隔离挡墙，包括：
在所述衬底基板上形成所述第一薄膜晶体管和所述第二隔离挡墙的第一部，所述第一部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第二薄膜晶体管的边缘和侧面；
在所述衬底基板上形成所述第二薄膜晶体管和所述第二隔离挡墙的第二部，所述第二部位于所述第一部上，所述第一部和所述第二部共同环绕所述第二薄膜晶体管。
14.根据权利要求13所述的薄膜晶体管结构的制造方法，其特征在于，
在所述衬底基板上形成所述第一薄膜晶体管和所述第二隔离挡墙的第一部，包括：
形成所述第一薄膜晶体管的第一有源层；
形成所述第一薄膜晶体管的第一栅极绝缘层；
形成所述第一薄膜晶体管的第一栅极；
形成所述第一薄膜晶体管的第一层间绝缘层；
形成贯穿所述第一层间绝缘层和所述第一栅极绝缘层的暴露孔、第一连接孔和第二连接孔，所述暴露孔暴露出所述衬底基板上形成所述第二薄膜晶体管的区域，所述第一连接孔和所述第二连接孔均暴露出所述第一有源层；
形成第一薄膜晶体管的第一源漏极、所述第二薄膜晶体管的第二栅极和所述第二隔离挡墙的第一部，其中，所述第一源漏极包括第一源极和第一漏极，所述第一源极通过所述第一连接孔与所述第一有源层连接，所述第一漏极通过所述第二连接孔与所述第一有源层连接；所述第一部覆盖所述暴露孔的边缘和孔壁；所述第二栅极位于所述衬底基板上、所述暴露孔内；
在所述衬底基板上形成所述第二薄膜晶体管和所述第二隔离挡墙的第二部，包括：
形成所述第二薄膜晶体管的第二栅极绝缘层；
形成所述第二薄膜晶体管的第二有源层；
在所述第二栅极绝缘层内形成环绕所述第二薄膜晶体管且对应于所述第一部的第二过孔，以及对应于所述第一薄膜晶体管的第一源极的第三连接孔或对应于所述第一薄膜晶体管的第一漏极的第四连接孔；
形成所述第二薄膜晶体管的第二源漏极、填充在所述第二过孔内且与所述第一部接触的第二部、以及通过所述第三连接孔连接所述第一源极或通过所述第四连接孔连接所述第一漏极的连接电极。
15.根据权利要求10所述的薄膜晶体管结构的制造方法，其特征在于，所述第一薄膜晶体管为低温多晶硅薄膜晶体管，所述第二薄膜晶体管为底栅薄膜晶体管；
在衬底基板上形成第一薄膜晶体管、第二薄膜晶体管和第一隔离挡墙，包括：
在所述衬底基板上形成所述第一薄膜晶体管和所述第一隔离挡墙的第三部，所述第三部覆盖所述第一薄膜晶体管的第一绝缘层环绕所述第一薄膜晶体管的边缘和侧面；
在所述衬底基板上形成所述第二薄膜晶体管和所述第一隔离挡墙的第四部，所述第四部位于所述第三部上，所述第三部和第四部共同环绕所述第一薄膜晶体管。
16.根据权利要求15所述的薄膜晶体管结构的制造方法，其特征在于，
在所述衬底基板上形成所述第一薄膜晶体管和所述隔离挡墙的第三部，包括：
形成所述第一薄膜晶体管的第一有源层；
形成所述第一薄膜晶体管的第一栅极绝缘层；
形成所述第一薄膜晶体管的第一栅极；
形成所述第一薄膜晶体管的第一层间绝缘层；
去除所述第一栅极绝缘层和所述第一层间绝缘层位于所述衬底基板上形成所述第一薄膜晶体管的区域以外的部分，并形成贯穿所述第一层间绝缘层和所述第一栅极绝缘层的第一连接孔和第二连接孔，其中，所述第一栅极绝缘层和所述第一层间绝缘层的侧面位于所述衬底基板形成所述第一薄膜晶体管的区域内；所述第一连接孔和所述第二连接孔均暴露出所述第一有源层；
形成第一薄膜晶体管的第一源漏极、所述第二薄膜晶体管的第二栅极和所述第一隔离挡墙的第三部，其中，所述第一源漏极包括第一源极和第一漏极，所述第一源极通过所述第一连接孔与所述第一有源层连接，所述第一漏极通过所述第二连接孔与所述第一有源层连接；所述第三部覆盖所述第一层间绝缘层的边缘和侧面，以及所述第一栅极绝缘层的侧面；所述第二栅极位于所述衬底基板上；
在所述衬底基板上形成所述第二薄膜晶体管和所述第一隔离挡墙的第四部，包括：
形成所述第二薄膜晶体管的第二栅极绝缘层；
形成所述第二薄膜晶体管的第二有源层；
在所述第二栅极绝缘层内形成环绕所述第一薄膜晶体管且对应于所述第三部的第三过孔，以及对应于所述第一薄膜晶体管的第一源极的第三连接孔或对应于所述第一薄膜晶体管的第一漏极的第四连接孔；
形成所述第二薄膜晶体管的第二源漏极、填充在所述第三过孔内且与所述第三部接触的第四部、以及通过所述第三连接孔连接所述第一源极或通过所述第四连接孔连接所述第一漏极的连接电极。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321159A (zh) * 2018-02-01 2018-07-24 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN109003991A (zh) * 2018-08-01 2018-12-14 京东方科技集团股份有限公司 阵列基板及其制作方法和显示面板
WO2019019658A1 (zh) * 2017-07-28 2019-01-31 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置
WO2020224095A1 (zh) * 2019-05-05 2020-11-12 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法、显示装置
CN112447764A (zh) * 2019-08-27 2021-03-05 苹果公司 用于显示设备的氢陷阱层及显示设备
CN112510069A (zh) * 2020-11-27 2021-03-16 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN112736092A (zh) * 2020-12-30 2021-04-30 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
WO2021115131A1 (zh) * 2019-12-13 2021-06-17 华为技术有限公司 一种显示屏和电子设备
CN113066818A (zh) * 2019-12-13 2021-07-02 华为技术有限公司 一种显示屏和电子设备
CN113113424A (zh) * 2021-03-17 2021-07-13 武汉华星光电半导体显示技术有限公司 显示面板
CN113113428A (zh) * 2021-03-25 2021-07-13 武汉华星光电技术有限公司 一种阵列基板及其制备方法
WO2022104739A1 (zh) * 2020-11-20 2022-05-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
WO2022160331A1 (zh) * 2021-02-01 2022-08-04 京东方科技集团股份有限公司 驱动背板及其制备方法、显示装置
WO2024120189A1 (zh) * 2022-12-07 2024-06-13 武汉华星光电半导体显示技术有限公司 驱动背板及显示面板

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393934B (zh) 2017-08-14 2020-02-21 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
CN107507841B (zh) * 2017-09-22 2021-01-22 京东方科技集团股份有限公司 阵列基板及其制作方法、显示装置
US11302760B2 (en) * 2019-04-19 2022-04-12 Boe Technology Group Co., Ltd. Array substrate and fabrication method thereof, and display device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1303128A (zh) * 2000-01-03 2001-07-11 因芬尼昂技术股份公司 铁电半导体存储器的制法
KR20150061076A (ko) * 2013-11-25 2015-06-04 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법
KR20170049666A (ko) * 2015-10-27 2017-05-11 엘지디스플레이 주식회사 박막 트랜지스터 기판
CN106876412A (zh) * 2017-03-15 2017-06-20 厦门天马微电子有限公司 一种阵列基板以及制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2007063573A1 (ja) 2005-11-29 2009-05-07 富士通マイクロエレクトロニクス株式会社 半導体装置とその製造方法
JP5106933B2 (ja) 2007-07-04 2012-12-26 ラピスセミコンダクタ株式会社 半導体装置
US7968358B2 (en) 2009-07-29 2011-06-28 Carestream Health, Inc. Digital radiographic flat-panel imaging array with dual height semiconductor and method of making same
WO2014071634A1 (zh) 2012-11-12 2014-05-15 深圳市柔宇科技有限公司 一种自对准金属氧化物薄膜晶体管器件及制造方法
CN107452756B (zh) 2017-07-28 2020-05-19 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1303128A (zh) * 2000-01-03 2001-07-11 因芬尼昂技术股份公司 铁电半导体存储器的制法
KR20150061076A (ko) * 2013-11-25 2015-06-04 엘지디스플레이 주식회사 어레이기판 및 이의 제조방법
KR20170049666A (ko) * 2015-10-27 2017-05-11 엘지디스플레이 주식회사 박막 트랜지스터 기판
CN106876412A (zh) * 2017-03-15 2017-06-20 厦门天马微电子有限公司 一种阵列基板以及制作方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019019658A1 (zh) * 2017-07-28 2019-01-31 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置
US10553621B2 (en) 2017-07-28 2020-02-04 Boe Technology Group Co., Ltd. Thin-film transistor structure and manufacturing method thereof, display panel and display device
CN108321159B (zh) * 2018-02-01 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
WO2019148886A1 (zh) * 2018-02-01 2019-08-08 京东方科技集团股份有限公司 阵列基板及其制备方法以及对应的显示装置
CN108321159A (zh) * 2018-02-01 2018-07-24 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN109003991A (zh) * 2018-08-01 2018-12-14 京东方科技集团股份有限公司 阵列基板及其制作方法和显示面板
US10756117B2 (en) 2018-08-01 2020-08-25 Ordos Yuansheng Optoelectronics Co., Ltd. Array substrate, method for manufacturing the same and display panel
WO2020224095A1 (zh) * 2019-05-05 2020-11-12 深圳市华星光电半导体显示技术有限公司 阵列基板及制备方法、显示装置
CN112447764A (zh) * 2019-08-27 2021-03-05 苹果公司 用于显示设备的氢陷阱层及显示设备
JP7460251B2 (ja) 2019-12-13 2024-04-02 ホアウェイ・テクノロジーズ・カンパニー・リミテッド ディスプレイおよび電子デバイス
JP2023505359A (ja) * 2019-12-13 2023-02-08 ホアウェイ・テクノロジーズ・カンパニー・リミテッド ディスプレイおよび電子デバイス
WO2021115131A1 (zh) * 2019-12-13 2021-06-17 华为技术有限公司 一种显示屏和电子设备
CN113066818A (zh) * 2019-12-13 2021-07-02 华为技术有限公司 一种显示屏和电子设备
WO2022104739A1 (zh) * 2020-11-20 2022-05-27 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN112510069B (zh) * 2020-11-27 2022-07-01 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN112510069A (zh) * 2020-11-27 2021-03-16 京东方科技集团股份有限公司 显示基板及其制作方法、显示装置
CN112736092A (zh) * 2020-12-30 2021-04-30 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
CN112736092B (zh) * 2020-12-30 2024-03-08 武汉华星光电半导体显示技术有限公司 阵列基板及其制备方法、显示面板
WO2022160331A1 (zh) * 2021-02-01 2022-08-04 京东方科技集团股份有限公司 驱动背板及其制备方法、显示装置
CN113113424A (zh) * 2021-03-17 2021-07-13 武汉华星光电半导体显示技术有限公司 显示面板
CN113113428A (zh) * 2021-03-25 2021-07-13 武汉华星光电技术有限公司 一种阵列基板及其制备方法
WO2024120189A1 (zh) * 2022-12-07 2024-06-13 武汉华星光电半导体显示技术有限公司 驱动背板及显示面板

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