CN108321159B - 一种阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本发明实施例提供一种阵列基板及其制备方法、显示装置，涉及显示技术领域，可解决现有技术中使用的薄膜晶体管不能同时实现窄边框和低功耗的问题。该阵列基板划分为显示区域和非显示区域，包括位于所述显示区域的第一薄膜晶体管和位于所述非显示区域的第二薄膜晶体管；其中，所述第二薄膜晶体管的尺寸小于所述第一薄膜晶体管的尺寸，所述第一薄膜晶体管的漏电流小于所述第二薄膜晶体管的漏电流。

Description

一种阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
目前，显示装置无论是液晶显示装置(Liquid Crystal Display，简称LCD)，还是有机电致发光显示装置(Organic Light-Emitting Display，简称OLED)都设置有薄膜晶体管(Thin Film Transistor，简称TFT)，薄膜晶体管的性能极大地影响着显示装置的性能。
在显示装置中，薄膜晶体管可以设置在显示区域(即AA区)，用于对像素的显示进行控制，也可以设置在非显示区域例如GOA(Gate On Array，栅极驱动电路)区域作为驱动电路的一部分。其中，薄膜晶体管中的低温多晶硅薄膜晶体管(Low Temperature Poly-silicon，简称LTPS)和氧化物半导体薄膜晶体管由于具有高迁移率而得到了广泛的应用。
由于窄边框显示产品更美观，因而得到了越来越多消费者的青睐，而低温多晶硅薄膜晶体管的尺寸一般比其它类型的薄膜晶体管的尺寸小，因而为了实现窄边框，窄边框显示产品中的薄膜晶体管常使用低温多晶硅薄膜晶体管。然而，低温多晶硅薄膜晶体管的漏电流较大，当像素刷新频率降低时，画面保持能力降低，容易出现闪烁，因而需要提高像素刷新频率，而像素刷新频率提高会导致功耗较大。
发明内容
本发明的实施例提供一种阵列基板及其制备方法、显示装置，可解决现有技术中使用的薄膜晶体管不能同时实现窄边框和低功耗的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种阵列基板，划分为显示区域和非显示区域，包括位于所述显示区域的第一薄膜晶体管和位于所述非显示区域的第二薄膜晶体管；其中，所述第二薄膜晶体管的尺寸小于所述第一薄膜晶体管的尺寸，所述第一薄膜晶体管的漏电流小于所述第二薄膜晶体管的漏电流。
优选的，所述第一薄膜晶体管包括第一有源层，所述第一有源层的材料为氧化物半导体；所述第二薄膜晶体管包括第二有源层，所述第二有源层的材料为多晶硅。
优选的，所述阵列基板包括依次设置的第二有源层、第一绝缘层、第一导电层、第二绝缘层、第一有源层以及第二导电层；所述第一导电层包括位于所述显示区域的第一栅极和位于所述非显示区域的第二栅极；所述第二导电层包括位于所述显示区域的第一源极、第一漏极和位于所述非显示区域的第二源极、第二漏极，所述第一有源层与所述第一源极和所述第一漏极均接触，所述第二有源层穿过所述第一绝缘层和所述第二绝缘层与所述第二源极和所述第二漏极电连接；其中，所述第一栅极、所述第二绝缘层、所述第一有源层以及所述第一源极、所述第一漏极构成所述第一薄膜晶体管；所述第二有源层、所述第一绝缘层、所述第二栅极、所述第二绝缘层以及所述第二源极、所述第二漏极构成所述第二薄膜晶体管。
进一步优选的，所述阵列基板还包括：设置在所述第一有源层表面上的刻蚀阻挡图案。
优选的，所述阵列基板还包括位于所述显示区域的触控信号线和触控电极，所述触控信号线与所述触控电极电连接，所述触控电极与公共电极共用。
进一步优选的，所述触控信号线与所述第一薄膜晶体管的第一源极、第一漏极同层同材料；所述阵列基板还包括设置在所述第一薄膜晶体管上的第三绝缘层，所述触控电极位于所述第三绝缘层上，且穿过所述第三绝缘层上的过孔与所述触控信号线电连接。
进一步优选的，所述阵列基板还包括依次设置在所述第一薄膜晶体管上的第三绝缘层和第四绝缘层，所述触控信号线位于所述第三绝缘层和所述第四绝缘层之间，所述触控电极位于所述第四绝缘层上，且穿过所述第四绝缘层上的过孔与所述触控信号线电连接；所述阵列基板还包括与所述触控信号线平行的数据线，沿所述阵列基板的厚度方向，所述触控信号线与所述数据线具有重叠区域。
第二方面，提供一种显示装置，包括上述的阵列基板。
第三方面，提供一种阵列基板的制备方法，包括：在衬底基板上形成位于显示区域的第一薄膜晶体管和位于非显示区域的第二薄膜晶体管；其中，所述第二薄膜晶体管的尺寸小于所述第一薄膜晶体管的尺寸，所述第一薄膜晶体管的漏电流小于所述第二薄膜晶体管的漏电流。
优选的，所述第一薄膜晶体管包括第一有源层，所述第一有源层的材料为氧化物半导体；所述第二薄膜晶体管包括第二有源层，所述第二有源层的材料为多晶硅。
优选的，在衬底基板上形成位于显示区域的第一薄膜晶体管和位于非显示区域的第二薄膜晶体管包括：在所述衬底基板上依次形成第二有源层、第一绝缘层、第一导电层、第二绝缘层、第一有源层以及第二导电层；所述第一导电层包括位于所述显示区域的第一栅极和位于所述非显示区域的第二栅极；所述第二导电层包括位于所述显示区域的第一源极、第一漏极和位于所述非显示区域的第二源极、第二漏极，所述第一有源层与所述第一源极和所述第一漏极均接触，所述第二有源层穿过所述第一绝缘层和所述第二绝缘层与所述第二源极和所述第二漏极电连接；其中，所述第一栅极、所述第二绝缘层、所述第一有源层以及所述第一源极、所述第一漏极构成所述第一薄膜晶体管；所述第二有源层、所述第一绝缘层、所述第二栅极、所述第二绝缘层以及所述第二源极、所述第二漏极构成所述第二薄膜晶体管。
优选的，在所述衬底基板上形成所述第一有源层之后，形成所述第二导电层之前，所述制备方法还包括：在所述第一有源层表面上形成刻蚀阻挡图案。
优选的，所述第二导电层还包括位于所述显示区域的触控信号线；在形成所述第二导电层之后，所述制备方法还包括：在所述第二导电层上依次形成第三绝缘层和触控电极，所述触控电极穿过所述第三绝缘层上的过孔与所述触控信号线电连接；其中，所述触控电极与所述公共电极共用。
优选的，在形成所述第二导电层之后，所述制备方法还包括：在所述第二导电层上依次形成第三绝缘层、触控信号线、第四绝缘层以及触控电极，所述触控电极穿过所述第四绝缘层上的过孔与所述触控信号线电连接；其中，所述触控电极与所述公共电极共用；所述第二导电层还包括与所述触控信号线平行的数据线，沿所述阵列基板的厚度方向，所述触控信号线与所述数据线具有重叠区域。
本发明实施例提供一种阵列基板及其制备方法、显示装置，在阵列基板的显示区域设置的第一薄膜晶体管和在阵列基板的非显示区域设置的第二薄膜晶体管的类型不相同。由于第一薄膜晶体管的漏电流小于第二薄膜晶体管的漏电流，且第一薄膜晶体管位于显示区域，因而相对于显示区域和非显示区域都设置第二薄膜晶体管，可以降低位于显示区域的薄膜晶体管的功耗。由于第二薄膜晶体管的尺寸小于第一薄膜晶体管的尺寸，且第二薄膜晶体管位于非显示区域，因而相对于显示区域和非显示区域都设置第一薄膜晶体管，可以减小非显示区域的面积，实现窄边框。相对于现有技术在显示区域和非显示区域设置相同类型的薄膜晶体管，本发明实施例在显示区域和非显示区域设置不同类型的薄膜晶体管，因而可以在实现窄边框的同时，降低显示区域的功耗。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种阵列基板划分为显示区域和非显示区域的结构示意图；
图2(a)为现有技术提供的一种阵列基板的结构示意图；
图2(b)为图2(a)中显示区域的俯视结构示意图；
图3为本发明实施例提供的一种阵列基板的结构示意图一；
图4(a)为本发明实施例提供的一种阵列基板的结构示意图二；
图4(b)为图4(a)中显示区域的俯视结构示意图；
图5(a)为本发明实施例提供的一种阵列基板的结构示意图三；
图5(b)为图5(a)中显示区域的俯视结构示意图；
图6为本发明实施例提供的一种阵列基板的制备方法的流程示意图。
附图标记：
01-显示区域；02-非显示区域；10-第一薄膜晶体管；101-第一栅极；102-第一有源层；103-第一源极；103′-源极接触孔；104-第一漏极；104′-漏极接触孔；104〞-第一漏极与像素电极的接触孔；105-刻蚀阻挡图案；106-光阻挡图案；20-第二薄膜晶体管；201-第二有源层；202-第二源极；203-第二漏极；204-第二栅极；30-衬底基板；40-第一绝缘层；50-第二绝缘层；60-触控信号线；60′-触控信号线与触控电极的接触孔；70-触控电极；80-第三绝缘层；801-第三平坦层；802-第三钝化层；90-第四绝缘层；100-第五绝缘层；110-像素电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种阵列基板，如图1所示，划分为显示区域01和非显示区域02。阵列基板包括位于显示区域01的第一薄膜晶体管和位于非显示区域02的第二薄膜晶体管；其中，第二薄膜晶体管的尺寸小于第一薄膜晶体管的尺寸，第一薄膜晶体管的漏电流小于第二薄膜晶体管的漏电流。
需要说明的是，第一，阵列基板包括位于显示区域01的第一薄膜晶体管，本领域技术人员应该明白，显示区域01具有多个第一薄膜晶体管，同理，阵列基板包括位于非显示区域02的第二薄膜晶体管，非显示区域02具有多个第二薄膜晶体管。
第二，对于第一薄膜晶体管的类型和第二薄膜晶体管的类型不进行限定，以第二薄膜晶体管的尺寸小于第一薄膜晶体管的尺寸，第一薄膜晶体管的漏电流小于第二薄膜晶体管的漏电流为准。此处，第一薄膜晶体管和第二薄膜晶体管可以是底栅型薄膜晶体管，也可以是顶栅型薄膜晶体管。在此基础上，本发明实施例优选第一薄膜晶体管和第二薄膜晶体管都具有高迁移率。
第三，本发明实施例提供的阵列基板除包括第一薄膜晶体管和第二薄膜晶体管外，还包括其它结构例如像素电极、数据线、栅线等，与现有技术相同，此处不再一一列举。
第四，非显示区域02设置的第二薄膜晶体管，可以作为GOA电路的一部分，也可以作为MUX(Multiplexer，多工器)电路的一部分，或作为其它用途，对此不进行限定。
本发明实施例提供一种阵列基板，在阵列基板的显示区域01设置的第一薄膜晶体管和在阵列基板的非显示区域02设置的第二薄膜晶体管的类型不相同。由于第一薄膜晶体管的漏电流小于第二薄膜晶体管的漏电流，且第一薄膜晶体管位于显示区域01，因而相对于显示区域01和非显示区域02都设置第二薄膜晶体管，可以降低位于显示区域01的薄膜晶体管的功耗。由于第二薄膜晶体管的尺寸小于第一薄膜晶体管的尺寸，且第二薄膜晶体管位于非显示区域02，因而相对于显示区域01和非显示区域02都设置第一薄膜晶体管，可以减小非显示区域02的面积，实现窄边框。相对于现有技术在显示区域01和非显示区域02设置相同类型的薄膜晶体管，本发明实施例在显示区域01和非显示区域02设置不同类型的薄膜晶体管，因而可以在实现窄边框的同时，降低显示区域01的功耗。
优选的，第一薄膜晶体管包括第一有源层，第一有源层的材料为氧化物(Oxide)半导体；第二薄膜晶体管包括第二有源层，第二有源层的材料为多晶硅(P-Si)。
此处，当第一有源层的材料为氧化物半导体时，第一薄膜晶体管为氧化物薄膜晶体管；当第二有源层的材料为多晶硅时，第二薄膜晶体管为低温多晶硅薄膜晶体管。
基于上述，需要说明的是，对于氧化物薄膜晶体管，为了保证氧化物薄膜晶体管的高迁移率，因而氧化物薄膜晶体管的尺寸都比较大，但是氧化物薄膜晶体管的漏电流比较小。对于低温多晶硅薄膜晶体管，具有较小的尺寸，但是低温多晶硅薄膜晶体管的漏电流比较大。
其中，对于氧化物半导体的具体成分不进行限定，示例的，氧化物半导体可以是IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)、In2O3(Indium oxide，氧化铟)、IZO(Indium Zinc Oxide，氧化铟锌)以及IGZO(Indium gallium zinc oxide，氧化铟镓锌)中的至少一种。
本发明实施例，将氧化物薄膜晶体管设置在显示区域01，由于氧化物薄膜晶体管的漏电流较小，这样画面保持能力较高，无需提高刷新频率，因而可以降低显示区域01的功耗。将低温多晶硅薄膜晶体管设置在非显示区域02，由于低温多晶硅薄膜晶体管的尺寸较小，因而减小了非显示区域02的面积，从而可以满足市场窄边框的需求。基于此，本发明实施例在实现窄边框的同时，可以降低显示区域01的功耗。
参考图2(a)和图2(b)，图2(a)和图2(b)为现有技术中位于显示区域01的第一薄膜晶体管10和位于非显示区域02的第二薄膜晶体管20的结构示意图。现有技术中非显示区域02的第二薄膜晶体管20和显示区域01的第一薄膜晶体管10的有源层都为多晶硅，即第一薄膜晶体管10和第二薄膜晶体管20都为低温多晶硅薄膜晶体管，低温多晶硅薄膜晶体管不仅漏电流小，功耗高，而且多晶硅的膜层均一性较差，而本发明实施中位于显示区域01的第一有源层102的材料为氧化物半导体，在工艺制程方面，由于氧化物半导体的成膜工艺温度更低，因而膜层均一性较好。在此基础上，现有技术位于显示区域01的第一薄膜晶体管10的第一有源层102的材料为多晶硅，而多晶硅对光比较敏感，因而在第一有源层102下方需设置光阻挡图案106。而本发明实施例由于显示区域01的第一薄膜晶体管10中第一有源层102的材料为氧化物半导体，氧化物半导体相对于多晶硅对光照敏感度降低，因而本发明实施例在第一有源层102的下方无需设置光阻挡图案106，从而简化了阵列基板的制作工艺。
本发明实施例可以在显示区域01制作完第一薄膜晶体管10后，再在非显示区域02制作第二薄膜晶体管20；也可以在非显示区域02制作完第二薄膜晶体管20后，再在显示区域01制作第一薄膜晶体管10；当然还可以同时制作第一薄膜晶体管10和第二薄膜晶体管20中的部分膜层。
优选的，如图3所示，阵列基板包括依次设置的第二有源层201、第一绝缘层40、第一导电层、第二绝缘层50、第一有源层102以及第二导电层；第一导电层包括位于显示区域01的第一栅极(Gate)101和位于非显示区域02的第二栅极204；第二导电层包括位于显示区域01的第一源极103、第一漏极104和位于非显示区域02的第二源极202、第二漏极203，第一有源层102与第一源极103和第一漏极104均接触，第二有源层201穿过第一绝缘层40和第二绝缘层50与第二源极202和第二漏极203电连接；其中，第一栅极101、第二绝缘层50、第一有源层102以及第一源极103、第一漏极104构成第一薄膜晶体管10，第二有源层201、第一绝缘层40、第二栅极204、第二绝缘层50以及第二源极202、第二漏极203构成第二薄膜晶体管20。
其中，如图3所示，第一薄膜晶体管10和第二薄膜晶体管20可以设置在衬底基板30上。
需要说明的是，对于第一薄膜晶体管10，第二绝缘层50相当于栅绝缘层(GateInsulator，简称GI)。对于第二薄膜晶体管20，第一绝缘层40相当于栅绝缘层，第二绝缘层50相当于层间介电层(Inter-layer Dielectric，简称ILD)。
此处，对于第一绝缘层40和第二绝缘层50的材料不进行限定，例如可以是SiOx(氧化硅)、SiNx(氮化硅)或SiOxNy(氮氧化硅)中的至少一种。
此外，图3仅示意出显示区域01的一个第一薄膜晶体管10和非显示区域02的一个第二薄膜晶体管20，但是显示区域01和非显示区域02并不限于一个。
本发明实施例，由于第一薄膜晶体管10的第一栅极101和第二薄膜晶体管20的第二栅极204同层同材料，因而第一栅极101和第二栅极204可以同时制作，以简化阵列基板的制作工艺。由于第一薄膜晶体管10的第一源极103、第一漏极104和第二薄膜晶体管20的第二源极202、第二漏极203同层同材料，因而第一源极103、第一漏极104和第二源极202、第二漏极203可以同时制作，以简化阵列基板的制作工艺。由于第二绝缘层50既可以作为第一薄膜晶体管10的栅绝缘层，又可以作为第二薄膜晶体管20的层间介电层，因而可以简化阵列基板的制作工艺。
在此基础上，参图2(b)，现有技术中第一源极103和第一漏极104分别需要通过源极接触孔103′和漏极接触孔104′与第一有源层102接触，而本发明实施例由于位于显示区域01的第一薄膜晶体管10的第一源极103和第一漏极104直接与第一有源层102接触，因而相对于现有技术省去了过孔位置处金属所占的开口面积，提高了开口率。
基于上述，在第一有源层102上形成第二导电层时，先在第一有源层102上形成第二导电薄膜，对第二导电薄膜进行构图形成第二导电层，由于对第二导电薄膜进行构图工艺中的刻蚀工艺一般采用的是干刻工艺，而干刻工艺会对第一有源层102造成损伤，因而本发明实施例优选的，如图3所示，阵列基板还包括：设置在第一有源层102表面上的刻蚀阻挡图案105。
此处，本领域技术人员应该明白，在第一有源层102表面上设置刻蚀阻挡图案105时，刻蚀阻挡图案105不能将第一有源层102的表面都覆盖，应留出源极接触区和漏极接触区，以使得在刻蚀阻挡图案105上形成第一源极103和第一漏极104时，第一源极103可以和源极接触区接触，第一漏极104可以和漏极接触区接触。第一薄膜晶体管10中的第一源极103和第一漏极104设置在第一有源层102上，且均与第一有源层102接触，基于此，第一有源层102中除被第一源极103和第一漏极104遮挡的区域以外的其它区域在衬底基板30上的正投影与刻蚀阻挡图案105在衬底基板30上的正投影具有重叠区域。进一步优选的，第一有源层102中除被第一源极103和第一漏极104遮挡的区域以外的其它区域在衬底基板30上的正投影与刻蚀阻挡图案105在衬底基板30上的正投影完全重叠。
此外，对于刻蚀阻挡图案105的材料不进行限定，刻蚀阻挡图案105的材料一般为SiOx或SiNx。
本发明实施例，由于第一有源层102的表面设置有刻蚀阻挡图案105，因而当在第一有源层102上形成第二导电层时，刻蚀阻挡图案105可以防止干刻工艺损伤第一有源层102，而影响第一有源层102的性能。
优选的，如图4(a)和图5(a)所示，阵列基板还包括位于显示区域01的触控信号线(Touch pattern Metal，简称TPM)60和触控电极70，触控信号线60与触控电极70电连接，触控电极70与公共电极(V-com电极)共用。
其中，触控电极70为透明电极，对于触控电极70的材料不进行限定，例如可以是ITO(Indium Tin Oxide，氧化铟锡)、IZO(Indium Zinc Oxide，氧化铟锌)或FTO(Fluorine-Doped Tin Oxide，氟掺杂二氧化锡)中的至少一种。
此处，触控电极70与公共电极共用即指一个电极既可以用作触控电极70，也可以用作公共电极。当触控电极70与公共电极共用时，触控电极70与公共电极分时复用。
在此基础上，触控信号线60还可以与公共电极线共用。
本发明实施例，由于触控电极70与公共电极共用，因而只设置一个电极，既用作触控电极70，又用作公共电极，不仅简化了阵列基板的制作工艺，而且减小了阵列基板的厚度。
当阵列基板包括触控信号线60和触控电极70，且触控电极70与公共电极共用时，对于触控信号线60和触控电极70在阵列基板上的设置位置不进行限定。以下提供阵列基板包括触控信号线60和触控电极70的两种具体的结构：
第一种，如图4(a)和图4(b)所示，触控信号线60与第一薄膜晶体管10的第一源极103、第一漏极104同层同材料；阵列基板还包括设置在第一薄膜晶体管10上的第三绝缘层80，触控电极70位于第三绝缘层80上，且穿过第三绝缘层80上的过孔与触控信号线60电连接。
图4(b)中的104〞表示第一漏极104与像素电极(Pixel电极)的接触孔，60′表示触控信号线60与触控电极70的接触孔。
此处，第三绝缘层80用于起平坦化作用，第三绝缘层80相当于平坦层(Planarization，简称PLN)，选取的第三绝缘层80的材料应能起到平坦化作用。
本发明实施例，触控信号线60与第一源极103、第一漏极104同层同材料，因而可以在形成第一源极103和第一漏极104的同时形成触控信号线60，简化阵列基板的制作工艺。
第二种，如图5(a)和图5(b)所示，阵列基板还包括依次设置在第一薄膜晶体管10上的第三绝缘层80和第四绝缘层90，触控信号线60位于第三绝缘层80和第四绝缘层90之间，触控电极70位于第四绝缘层90上，且穿过第四绝缘层90上的过孔与触控信号线60电连接；阵列基板还包括与触控信号线60平行的数据线，沿阵列基板的厚度方向，触控信号线60与数据线具有重叠区域。
其中，第三绝缘层80可以是一层，也可以包括两层。当第三绝缘层80包括两层时，可以分别是设置在第一薄膜晶体管10上的第三平坦层801和第三钝化层(Passivation，简称PVX)802。第四绝缘层90用于起平坦化作用，第四绝缘层90相当于平坦层。
此处，数据线与第一源极103、第一漏极104同时形成。
本发明实施例，当触控信号线60与第一源极103、第一漏极104制作在同一层时，在工艺上需精确控制触控信号线60与数据线之间的间距(Space)，触控信号线60与数据线之间的间距若太小，则触控信号线60与数据线可能会接触，触控信号线60与数据线之间的间距若太大，则会减小开口率。而本发明实施例中将触控信号线60与数据线设置在不同层，一方面，在工艺上可不必考虑同层金属刻蚀条件的工艺极限，另一方面，对比图4(b)和图5(b)可以看出，相对触控信号线60和数据线同层设置，本发明实施例触控信号线60与数据线设置在不同层，且触控信号线60与数据线在沿阵列基板的厚度方向具有重叠区域，因而减小了触控信号线60所占的开口面积，大大提高了产品的开口率。
基于上述，本发明实施例在衬底基板30上形成第一薄膜晶体管10和第二薄膜晶体管20之前，还可以在衬底基板30上先形成缓冲层(Buffer)。缓冲层不但可以平坦衬底基板30，屏蔽衬底基板30的缺陷，还可以防止杂质离子渗透到衬底基板30中引起器件的各种不良。本发明实施例的附图中未示意出缓冲层。
在此基础上，如图4(a)和图5(a)所示，阵列基板还包括依次设置在触控电极70(公共电极)上的第五绝缘层100和像素电极110，像素电极110穿过过孔与第一漏极104电连接。此时，第五绝缘层100相当于钝化层。
本发明实施例提供一种显示装置，包括上述的阵列基板。
此处，显示装置可以是液晶显示装置(Liquid Crystal Display，简化LCD)，也可以有机电致发光显示装置(Organic Light-Emitting Display，简称OLED)。当显示装置为液晶显示装置时，显示装置除包括阵列基板外，还包括彩膜基板；当显示装置为有机电致发光显示装置时，显示装置除包括阵列基板外，还包括用于封装阵列基板的封装基板或封装膜层。此外，本发明实施例提供的显示装置还可以是显示面板。
其中，本发明实施例提供的显示装置可以是显示不论运动(例如，视频)还是固定(例如，静止图像)的且不论文字还是图画的图像的任何装置。更明确地说，预期所述实施例可实施在多种电子装置中或与多种电子装置关联，所述多种电子装置例如(但不限于)移动电话、无线装置、个人数据助理(PDA)、手持式或便携式计算机、GPS接收器/导航器、相机、MP4视频播放器、摄像机、游戏控制台、手表、时钟、计算器、电视监视器、平板显示器、计算机监视器、汽车显示器(例如，里程表显示器等)、导航仪、座舱控制器和/或显示器、相机视图的显示器(例如，车辆中后视相机的显示器)、电子相片、电子广告牌或指示牌、投影仪、建筑结构、包装和美学结构(例如，对于一件珠宝的图像的显示器)等。
本发明实施例提供一种显示装置，显示装置包括上述的阵列基板，显示装置中的阵列基板具有与上述实施例提供的阵列基板相同的结构和有益效果，由于上述实施例已经对阵列基板的结构和有益效果进行详细的描述，因而此处不再赘述。
本发明实施例还提供一种阵列基板的制备方法，如图6所示，包括：
S100、在衬底基板30上形成位于显示区域01的第一薄膜晶体管10和位于非显示区域02的第二薄膜晶体管20；其中，第二薄膜晶体管20的尺寸小于第一薄膜晶体管10的尺寸，第一薄膜晶体管10的漏电流小于第二薄膜晶体管20的漏电流。
此处，对于第一薄膜晶体管10的类型和第二薄膜晶体管20的类型不进行限定，以第二薄膜晶体管20的尺寸小于第一薄膜晶体管10的尺寸，第一薄膜晶体管10的漏电流小于第二薄膜晶体管20的漏电流为准。此处，第一薄膜晶体管10和第二薄膜晶体管20可以是底栅型薄膜晶体管，也可以是顶栅型薄膜晶体管。在此基础上，本发明实施例优选第一薄膜晶体管10和第二薄膜晶体管20都具有高迁移率。
其中，非显示区域02设置的第二薄膜晶体管20，可以作为GOA电路的一部分，也可以作为MUX电路的一部分，或作为其它用途，对此不进行限定。
本发明实施例提供的一种阵列基板的制备方法，阵列基板的制备方法和上述实施例提供的阵列基板具有相同的特征和有益效果，由于由于上述实施例已经对阵列基板的结构和有益效果进行详细的描述，因而此处不再赘述。
优选的，第一薄膜晶体管10包括第一有源层102，第一有源层102的材料为氧化物半导体；第二薄膜晶体管20包括第二有源层201，第二有源层201的材料为多晶硅。
此处，当第一有源层102的材料为氧化物半导体时，第一薄膜晶体管10为氧化物薄膜晶体管；当第二有源层201的材料为多晶硅时，第二薄膜晶体管20为低温多晶硅薄膜晶体管。
本发明实施例，在显示区域01形成第一薄膜晶体管10，且第一薄膜晶体管10为氧化物薄膜晶体管，由于氧化物薄膜晶体管的漏电流较小，这样画面保持能力较高，无需提高刷新频率，因而可以降低显示区域01的功耗。在非显示区域02形成第二薄膜晶体管20，且第二薄膜晶体管20为多晶硅薄膜晶体管，由于低温多晶硅薄膜晶体管的尺寸较小，因而减小了非显示区域02的面积，从而可以满足市场窄边框的需求。基于此，本发明实施例在实现窄边框的同时，可以降低显示区域01的功耗。此外，本发明实施中位于显示区域01的第一有源层102的材料为氧化物半导体，在工艺制程方面，由于氧化物半导体的成膜工艺温度更低，因而膜层均一性较好。
优选的，步骤S100包括：如图3所示，在衬底基板30上依次形成第二有源层201、第一绝缘层40、第一导电层、第二绝缘层50、第一有源层102以及第二导电层；第一导电层包括位于显示区域01的第一栅极101和位于非显示区域02的第二栅极204；第二导电层包括位于显示区域01的第一源极103、第一漏极104和位于非显示区域02的第二源极202、第二漏极203，第一有源层102与第一源极103和第一漏极104均接触，第二有源层201穿过第一绝缘层40和第二绝缘层50与第二源极202和第二漏极203电连接；其中，第一栅极101、第二绝缘层50、第一有源层102以及第一源极103、第一漏极104构成第一薄膜晶体管10，第二有源层201、第一绝缘层40、第二栅极204、第二绝缘层50以及第二源极202、第二漏极203构成第二薄膜晶体管20。
需要说明的是，对于第一薄膜晶体管10，第二绝缘层50相当于栅绝缘层。对于第二薄膜晶体管20，第一绝缘层40相当于栅绝缘层，第二绝缘层50相当于层间介电层。
本发明实施例，由于第一薄膜晶体管10的第一栅极101和第二薄膜晶体管20的第二栅极204同时制作，从而可以简化阵列基板的制作工艺。由于第一薄膜晶体管10的第一源极103、第一漏极104和第二薄膜晶体管20的第二源极202、第二漏极203同时制作，从而可以简化阵列基板的制作工艺。由于第二绝缘层50既可以作为第一薄膜晶体管的10的栅绝缘层，又可以作为第二薄膜晶体管20的层间介电层，因而可以简化阵列基板的制作工艺。
在此基础上，参图2(b)，现有技术中第一源极103和第一漏极104分别需要通过源极接触孔103′和漏极接触孔104′与第一有源层102接触，而本发明实施例由于位于显示区域01的第一薄膜晶体管10的第一源极103和第一漏极104直接与第一有源层102接触，因而相对于现有技术省去了过孔位置处金属所占的开口面积，提高了开口率。
优选的，在衬底基板30上形成第一有源层102之后，形成第二导电层之前，上述制备方法还包括：在第一有源层102表面上形成刻蚀阻挡图案105。
其中，对于刻蚀阻挡图案105的材料不进行限定，刻蚀阻挡图案105的材料一般为SiOx或SiNx。
本发明实施例，由于第一有源层102的表面形成有刻蚀阻挡图案105，因而当在第一有源层102上形成第二导电层时，刻蚀阻挡图案105可以防止干刻工艺损伤第一有源层102，而影响第一有源层102的性能。
优选的，如图4(a)所示，第二导电层还包括位于显示区域01的触控信号线60；在形成第二导电层之后，上述制备方法还包括：在第二导电层上依次形成第三绝缘层80和触控电极70，触控电极70穿过第三绝缘层80上的过孔与触控信号线60电连接；其中，触控电极70与公共电极共用。
其中，触控信号线60还可以与公共电极线共用。
此处，触控电极70与公共电极共用即指一个电极既可以用作触控电极70，也可以用作公共电极。当触控电极70与公共电极共用时，触控电极70与公共电极分时复用。
本发明实施例，由于触控电极70与公共电极共用，因而只设置一个电极，既用作触控电极70，又用作公共电极，不仅简化了阵列基板的制作工艺，而且减小了阵列基板的厚度。此外，触控信号线60和第一源极103、第一漏极104同时制作，从而简化了阵列基板的制作工艺。
优选的，如图5(a)所示，在形成第二导电层之后，上述制备方法还包括：在第二导电层上依次形成第三绝缘层80、触控信号线60、第四绝缘层90以及触控电极70，触控电极70穿过第四绝缘层90上的过孔与触控信号线60电连接；其中，触控电极70与公共电极共用；第二导电层还包括与触控信号线60平行的数据线，沿阵列基板的厚度方向，触控信号线60与数据线具有重叠区域。
此处，数据线与第一源极103、第一漏极104同时形成。
本发明实施例，当触控信号线60与第一源极103、第一漏极104制作在同一层时，在工艺上需精确控制触控信号线60与数据线之间的间距(Space)，触控信号线60与数据线之间的间距若太小，则触控信号线60与数据线可能会接触，触控信号线60与数据线之间的间距若太大，则会减小开口率。而本发明实施例中将触控信号线60与数据线设置在不同层，一方面，在工艺上可不必考虑同层金属刻蚀条件的工艺极限，另一方面，触控信号线60与数据线在沿阵列基板的厚度方向具有重叠区域，相对触控信号线60和数据线同层设置，减小了触控信号线60所占的开口面积，大大提高了产品的开口率。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (5)

1.一种阵列基板，划分为显示区域和非显示区域，其特征在于，包括位于所述显示区域的第一薄膜晶体管和位于所述非显示区域的第二薄膜晶体管；
其中，所述第二薄膜晶体管的尺寸小于所述第一薄膜晶体管的尺寸，所述第一薄膜晶体管的漏电流小于所述第二薄膜晶体管的漏电流；
所述阵列基板包括依次设置的第二有源层、第一绝缘层、第一导电层、第二绝缘层、第一有源层以及第二导电层；所述第一导电层包括位于所述显示区域的第一栅极和位于所述非显示区域的第二栅极；所述第二导电层包括位于所述显示区域的第一源极、第一漏极和位于所述非显示区域的第二源极、第二漏极，所述第一有源层与所述第一源极和所述第一漏极均接触，所述第二有源层穿过所述第一绝缘层和所述第二绝缘层与所述第二源极和所述第二漏极电连接；
其中，所述第一栅极、所述第二绝缘层、所述第一有源层以及所述第一源极、所述第一漏极构成所述第一薄膜晶体管；所述第二有源层、所述第一绝缘层、所述第二栅极、所述第二绝缘层以及所述第二源极、所述第二漏极构成所述第二薄膜晶体管；
所述阵列基板还包括：设置在所述第一有源层表面上的刻蚀阻挡图案；
所述阵列基板还包括位于所述显示区域的触控信号线和触控电极，所述触控信号线与所述触控电极电连接，所述触控电极与公共电极共用；
所述触控信号线与所述第一薄膜晶体管的第一源极、第一漏极同层同材料；所述阵列基板还包括设置在所述第一薄膜晶体管上的第三绝缘层，所述触控电极位于所述第三绝缘层上，且穿过所述第三绝缘层上的过孔与所述触控信号线电连接；或者，
所述阵列基板还包括依次设置在所述第一薄膜晶体管上的第三绝缘层和第四绝缘层，所述触控信号线位于所述第三绝缘层和所述第四绝缘层之间，所述触控电极位于所述第四绝缘层上，且穿过所述第四绝缘层上的过孔与所述触控信号线电连接；所述阵列基板还包括与所述触控信号线平行的数据线，沿所述阵列基板的厚度方向，所述触控信号线与所述数据线具有重叠区域。
2.根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管包括第一有源层，所述第一有源层的材料为氧化物半导体；所述第二薄膜晶体管包括第二有源层，所述第二有源层的材料为多晶硅。
3.一种显示装置，其特征在于，包括如权利要求1或2所述的阵列基板。
4.一种阵列基板的制备方法，其特征在于，包括：
在衬底基板上形成位于显示区域的第一薄膜晶体管和位于非显示区域的第二薄膜晶体管；
其中，所述第二薄膜晶体管的尺寸小于所述第一薄膜晶体管的尺寸，所述第一薄膜晶体管的漏电流小于所述第二薄膜晶体管的漏电流；
在衬底基板上形成位于显示区域的第一薄膜晶体管和位于非显示区域的第二薄膜晶体管包括：
在所述衬底基板上依次形成第二有源层、第一绝缘层、第一导电层、第二绝缘层、第一有源层以及第二导电层；所述第一导电层包括位于所述显示区域的第一栅极和位于所述非显示区域的第二栅极；所述第二导电层包括位于所述显示区域的第一源极、第一漏极和位于所述非显示区域的第二源极、第二漏极，所述第一有源层与所述第一源极和所述第一漏极均接触，所述第二有源层穿过所述第一绝缘层和所述第二绝缘层与所述第二源极和所述第二漏极电连接；
其中，所述第一栅极、所述第二绝缘层、所述第一有源层以及所述第一源极、所述第一漏极构成所述第一薄膜晶体管；所述第二有源层、所述第一绝缘层、所述第二栅极、所述第二绝缘层以及所述第二源极、所述第二漏极构成所述第二薄膜晶体管；
在所述衬底基板上形成所述第一有源层之后，形成所述第二导电层之前，所述制备方法还包括：
在所述第一有源层表面上形成刻蚀阻挡图案；
所述第二导电层还包括位于所述显示区域的触控信号线；
在形成所述第二导电层之后，所述制备方法还包括：在所述第二导电层上依次形成第三绝缘层和触控电极，所述触控电极穿过所述第三绝缘层上的过孔与所述触控信号线电连接；其中，所述触控电极与公共电极共用；或者，
在形成所述第二导电层之后，所述制备方法还包括：在所述第二导电层上依次形成第三绝缘层、触控信号线、第四绝缘层以及触控电极，所述触控电极穿过所述第四绝缘层上的过孔与所述触控信号线电连接；其中，所述触控电极与公共电极共用；所述第二导电层还包括与所述触控信号线平行的数据线，沿所述阵列基板的厚度方向，所述触控信号线与所述数据线具有重叠区域。
5.根据权利要求4所述的制备方法，其特征在于，所述第一薄膜晶体管包括第一有源层，所述第一有源层的材料为氧化物半导体；所述第二薄膜晶体管包括第二有源层，所述第二有源层的材料为多晶硅。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108321159B (zh) * 2018-02-01 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置
CN109300915B (zh) * 2018-09-30 2020-09-04 厦门天马微电子有限公司 一种阵列基板、显示面板和显示装置
CN112640106A (zh) * 2018-12-25 2021-04-09 深圳市柔宇科技股份有限公司 阵列基板及其制造方法及显示装置
CN109887929B (zh) * 2019-02-14 2021-03-02 京东方科技集团股份有限公司 一种阵列基板及显示面板
CN110491887B (zh) * 2019-08-23 2021-12-10 上海中航光电子有限公司 一种阵列基板、显示面板及阵列基板的制作方法
CN110634888A (zh) * 2019-09-25 2019-12-31 武汉华星光电技术有限公司 阵列基板及其制备方法、显示装置
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
CN111477155A (zh) 2020-05-13 2020-07-31 武汉华星光电技术有限公司 驱动电路及显示面板
CN111694464B (zh) 2020-06-19 2024-04-19 京东方科技集团股份有限公司 阵列基板及其制备方法、显示装置
WO2022061523A1 (zh) * 2020-09-22 2022-03-31 京东方科技集团股份有限公司 阵列基板、显示面板和显示装置
WO2023279255A1 (zh) * 2021-07-06 2023-01-12 京东方科技集团股份有限公司 显示面板及显示装置
US20240264497A1 (en) * 2022-06-23 2024-08-08 Boe Technology Group Co., Ltd. Display substrate, display panel and display device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449653A (zh) * 2016-09-30 2017-02-22 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板、显示装置
CN107452756A (zh) * 2017-07-28 2017-12-08 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI367442B (en) * 2008-08-27 2012-07-01 Au Optronics Corp Touch panel
CN103000632B (zh) * 2012-12-12 2015-08-05 京东方科技集团股份有限公司 一种cmos电路结构、其制备方法及显示装置
CN108321159B (zh) * 2018-02-01 2021-01-26 京东方科技集团股份有限公司 一种阵列基板及其制备方法、显示装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449653A (zh) * 2016-09-30 2017-02-22 京东方科技集团股份有限公司 一种显示基板及其制备方法、显示面板、显示装置
CN107452756A (zh) * 2017-07-28 2017-12-08 京东方科技集团股份有限公司 薄膜晶体管结构及其制造方法、显示面板、显示装置

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