CN103996716A - 一种多晶硅薄膜晶体管及其制备方法、阵列基板 - Google Patents

一种多晶硅薄膜晶体管及其制备方法、阵列基板 Download PDF

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Abstract

本发明实施例提供了一种多晶硅薄膜晶体管及其制备方法、阵列基板，涉及显示技术领域，可使轻掺杂区的长度一致，从而避免漏电流过大的问题。薄膜晶体管包括：在衬底基板上形成有源层、栅绝缘层、栅电极、源电极和漏电极；有源层包括第一多晶硅区、位于第一多晶硅区两侧的轻掺杂区、位于轻掺杂区一侧的重掺杂区；所述方法还包括：通过干法刻蚀，在栅电极和栅绝缘层之间形成阻挡层，阻挡层与第一多晶硅区对应；其中，形成有源层的轻掺杂区包括：在衬底基板上形成多晶硅层，包括第一多晶硅区、位于第一多晶硅区两侧的第二多晶硅区、位于第二多晶硅区一侧的第三多晶硅区；以覆盖第一多晶硅区的阻挡层为掩膜，对第二多晶硅区进行掺杂，形成轻掺杂区。

Description

一种多晶硅薄膜晶体管及其制备方法、阵列基板
技术领域
本发明涉及显示技术领域，尤其涉及一种多晶硅薄膜晶体管及其制备方法、阵列基板。
背景技术
低温多晶硅薄膜晶体管(Low Temperature Poly-Silicon-ThinFilm Transistor，简称LTPS-TFT)显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，加上由于LTPS的特点，使得其具有高的电子移动率；此外，还可以将外围驱动电路同时制作在玻璃基板上，达到系统整合的目标、节省空间及驱动IC的成本，并可减少产品不良率。
目前，所述低温多晶硅薄膜场效应晶体管的制备方法包括如下步骤：
S101、如图1所示，在衬底基板10上形成多晶硅层20，所述多晶硅层20包括：所述第一多晶硅区201、位于所述第一多晶硅区201两侧的第二多晶硅区202、位于所述第二多晶硅区202远离所述第一多晶硅区201一侧的第三多晶硅区203。
S102、如图2所示，在形成有所述多晶硅层20的基板上依次形成栅绝缘层30、栅金属薄膜和光刻胶薄膜，对所述光刻胶薄膜进行曝光、显影后形成光刻胶完全保留部分401、光刻胶半保留部分402和光刻胶完全去除部分；其中，所述光刻胶完全保留部分401对应所述第一多晶硅区201，所述光刻胶半保留部分402对应第二多晶硅区202，所述光刻胶完全去除部分对应其余部分。
采用湿法刻蚀去除所述光刻胶完全去除部分的所述栅金属薄膜。
S103、如图3所示，以所述光刻胶完全保留部分401和所述光刻胶半保留部分402为掩膜，对露出的所述第三多晶硅区203进行N+掺杂，形成重掺杂区203a。
S104、如图4所示，采用灰化工艺去除所述光刻胶半保留部分402的光刻胶，并对露出的所述栅金属薄膜进行湿法刻蚀，形成栅电极50。
S105、如图5所示，以所述栅电极50为掩膜，对露出的所述第二多晶硅区202进行轻掺杂，形成轻掺杂区202a。
其中，第一多晶硅区201、所述轻掺杂区202a、重掺杂区203a构成有源层20a。
S106、如图6所示，在完成前述步骤的基板上，形成保护层60，以及源电极701和漏电极702等。
然而，在此过程中，发明人发现在进行轻掺杂之前，需要在S104中采用灰化工艺去除所述光刻胶半保留部分402的光刻胶，并且需要对露出的所述栅金属薄膜进行湿法刻蚀，而湿法刻蚀和灰化工艺都是各向同性的，这样在形成栅电极50后，并且以所述栅电极50为掩膜进行轻掺杂时，会导致位于所述第一多晶硅区201两侧的轻掺杂区的长度不一致，由此可能会导致漏电流过大，进而影响薄膜晶体管的性能。
发明内容
本发明的实施例提供一种多晶硅薄膜晶体管及其制备方法、阵列基板，可使位于所述第一多晶硅区两侧的轻掺杂区的长度一致，从而避免由于轻掺杂区不一致而引起的漏电流过大的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面，提供一种多晶硅薄膜晶体管的制备方法，包括：在衬底基板上形成有源层、位于所述有源层上方的栅绝缘层、栅电极、源电极和漏电极；所述有源层包括第一多晶硅区、位于所述第一多晶硅区两侧的轻掺杂区、位于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；所述方法还包括：通过干法刻蚀，在所述栅电极和所述栅绝缘层之间形成阻挡层，所述阻挡层与所述第一多晶硅区对应；
其中，形成所述有源层的所述轻掺杂区包括：在衬底基板上形成多晶硅层，所述多晶硅层包括：所述第一多晶硅区、位于所述第一多晶硅区两侧的第二多晶硅区、位于所述第二多晶硅区远离所述第一多晶硅区一侧的第三多晶硅区；
以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
另一方面，提供一种多晶硅薄膜晶体管，包括衬底基板、设置于所述衬底基板上的有源层、设置于所述有源层上方的栅绝缘层、栅电极、以及设置于所述栅电极上方的源电极和漏电极，
其中，所述有源层包括第一多晶硅区、设置于所述第一多晶硅区两侧的轻掺杂区、设置于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；
所述多晶硅薄膜晶体管还包括：设置于所述栅绝缘层和所述栅电极之间且与所述第一多晶硅区对应的阻挡层。
再一方面，提供一种阵列基板，包括上述的多晶硅薄膜晶体管、以及像素电极。
本发明的实施例提供一种多晶硅薄膜晶体管及其制备方法、阵列基板，该多晶硅薄膜晶体管的制备方法包括：在衬底基板上形成有源层、位于所述有源层上方的栅绝缘层、栅电极、源电极和漏电极；所述有源层包括第一多晶硅区、位于所述第一多晶硅区两侧的轻掺杂区、位于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；所述方法还包括：通过干法刻蚀，在所述栅电极和所述栅绝缘层之间形成阻挡层，所述阻挡层与所述第一多晶硅区对应；其中，形成所述有源层的所述轻掺杂区包括：在衬底基板上形成多晶硅层，所述多晶硅层包括：所述第一多晶硅区、位于所述第一多晶硅区两侧的第二多晶硅区、位于所述第二多晶硅区远离所述第一多晶硅区一侧的第三多晶硅区；以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
由于与所述第一多晶硅区对应的所述阻挡层通过干法刻蚀形成，而干法刻蚀可以非常好的控制所述阻挡层的侧壁剖面，即可以控制所述阻挡层的两侧侧壁能垂直衬底基板，这样，在以所述阻挡层为掩膜对所述第二多晶硅区进行掺杂后，便可以使形成的轻掺杂区的长度一致，从而避免由于轻掺杂区长度不一致而引起的漏电流过大的问题，进而可以避免对该薄膜晶体管性能的影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1-图6为现有技术提供的制备低温多晶硅薄膜晶体管的过程示意图；
图7-图11为本发明实施例提供的制备多晶硅薄膜晶体管的过程示意图；
图12为本发明实施例提供的多晶硅薄膜晶体管的结构示意图一；
图13-16为本发明实施例提供的制备多晶硅薄膜晶体管的另一过程示意图；
图17为本发明实施例提供的多晶硅薄膜晶体管的结构示意图二；
图18为本发明实施例提供的阵列基板的结构示意图一；
图19为本发明实施例提供的阵列基板的结构示意图二。
附图标记：
10-衬底基板；20-多晶硅层；20a-有源层；201-第一多晶硅区；202-第二多晶硅区；202a-轻掺杂区；203-第三多晶硅区；203a-重掺杂区；30-栅绝缘层；401-光刻胶完全保留部分；402-光刻胶半保留部分；403-第一光刻胶图案；50-栅电极；60-保护层；701-源电极；702-漏电极；80-阻挡层；90-缓冲层；100-平坦化层；110-像素电极；120-钝化层；130-公共电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种多晶硅薄膜晶体管的制备方法，包括：在衬底基板上形成有源层、位于所述有源层上方的栅绝缘层、栅电极、源电极和漏电极；所述有源层包括第一多晶硅区、位于所述第一多晶硅区两侧的轻掺杂区、位于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；所述方法还包括：通过干法刻蚀，在所述栅电极和所述栅绝缘层之间形成阻挡层，所述阻挡层与所述第一多晶硅区对应。
其中，形成所述有源层的所述轻掺杂区包括：在衬底基板上形成多晶硅层，所述多晶硅层包括：所述第一多晶硅区、位于所述第一多晶硅区两侧的第二多晶硅区、位于所述第二多晶硅区远离所述第一多晶硅区一侧的第三多晶硅区；以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
需要说明的是，第一，所述重掺杂区可以为N型重掺杂区，此时掺杂的例如可以为硼离子。
当然，所述重掺杂区可以为P型重掺杂区，此时掺杂的例如可以为磷离子。
第二，在选取阻挡层的材料时，需考虑与下层材料例如本发明实施例中的所述栅绝缘层的材料的选择比，即在干法刻蚀形成所述阻挡层的图形时，不会对下层的例如栅绝缘层产生影响。
其中，采用干法刻蚀是因为：相对湿法刻蚀，干法刻蚀可以非常好的控制所述阻挡层的侧壁剖面，从而不会因为阻挡层的两侧侧面剖面的横向缩进，而造成形成的轻掺杂区长度的不一致。
第三，所述阻挡层与所述第一多晶硅区对应是指，沿垂直衬底基板的方向，所述阻挡层与所述第一多晶硅区完全重叠。
第四，不对形成所述重掺杂区的顺序进行限定，只要能通过掺杂工艺使所述第三多晶硅区形成所述重掺杂区即可。
第五，上述的掺杂工艺可以是离子注入工艺，或扩散工艺，其中离子注入具有在较低的温度下将各种杂质掺入到不同半导体中，能精确控制掺入离子的浓度分布和注入深度，以及可实现大面积均匀掺杂等优点。因此，优选的，所述掺杂工艺为离子注入工艺。
第六，本发明所有实施例的附图均示意性的绘示出与发明点有关的图案层，对于与发明点无关的图案层不进行绘示或仅绘示出部分。
本发明实施例提供了一种多晶硅薄膜晶体管的制备方法，包括：在衬底基板上形成有源层、位于所述有源层上方的栅绝缘层、栅电极、源电极和漏电极；所述有源层包括第一多晶硅区、位于所述第一多晶硅区两侧的轻掺杂区、位于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；所述方法还包括：通过干法刻蚀，在所述栅电极和所述栅绝缘层之间形成阻挡层，所述阻挡层与所述第一多晶硅区对应；其中，形成所述有源层的所述轻掺杂区包括：在衬底基板上形成多晶硅层，所述多晶硅层包括：所述第一多晶硅区、位于所述第一多晶硅区两侧的第二多晶硅区、位于所述第二多晶硅区远离所述第一多晶硅区一侧的第三多晶硅区；以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
本发明实施例中，由于与所述第一多晶硅区对应的所述阻挡层通过干法刻蚀形成，而干法刻蚀可以非常好的控制所述阻挡层的侧壁剖面，即可以控制所述阻挡层的两侧侧壁能垂直衬底基板，这样，在以所述阻挡层为掩膜对所述第二多晶硅区进行掺杂后，便可以使形成的轻掺杂区的长度一致，从而避免由于轻掺杂区长度不一致而引起的漏电流过大的问题，进而可以避免对该薄膜晶体管性能的影响。
考虑到栅绝缘层一般采用氮化硅、氧化硅等材料，为了避免在形成阻挡层时对栅绝缘层甚至多晶硅层造成影响，此处优选阻挡层的材料为金属氧化物，例如AL2O3，或非金属氧化物，例如SiO2等。
优选的，形成所述重掺杂区，可以是在形成所述轻掺杂区之前，以覆盖所述第一多晶硅区和所述第二多晶硅区的膜层为掩膜，对所述第三多晶硅区进行掺杂而得到。
需要说明的是，此处不对覆盖所述第一多晶硅区和所述第二多晶硅区的膜层进行限定，其可以是单独形成在所述栅绝缘层上方的光刻胶膜层，也可以是在形成栅电极过程中位于栅金属薄膜上方的光刻胶膜层，在此不做限定。
基于此，形成所述重掺杂区具体可以通过如下方法实现，即：在形成有所述多晶硅层和所述栅绝缘层的基板上，形成覆盖所述第一多晶硅区和所述第二多晶硅区的第一光刻胶图案，并以所述第一光刻胶图案为掩膜，对所述第三多晶硅区进行掺杂，形成重掺杂区。
在此基础上，在所述栅绝缘层上通过干法刻蚀形成与所述第一多晶硅区对应的所述阻挡层，并以所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
其中，对所述第二多晶硅区进行掺杂可以是在形成所述阻挡层之后且形成位于所述阻挡层上方的所述栅电极之前，也可以是在形成位于所述阻挡层上方的所述栅电极之后。
基于上述，形成所述多晶硅薄膜晶体管具体可以通过如下步骤实现：
S201、在衬底基板10上沉积硅薄膜，经过多晶化处理形成多晶硅薄膜，并通过一次构图工艺处理形成如图7所示的多晶硅层20。
其中，所述多晶硅层20包括：所述第一多晶硅区201、位于所述第一多晶硅区201两侧的第二多晶硅区202、位于所述第二多晶硅区202远离所述第一多晶硅区201一侧的第三多晶硅区203。
示例的，形成所述多晶硅薄膜可以为：采用等离子增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)在衬底基板10上沉积一层非晶硅薄膜，采用高温烤箱对非晶硅薄膜进行脱氢工艺处理，以防止在晶化过程中出现氢爆现象以及降低晶化后薄膜内部的缺陷态密度作用。脱氢工艺完成后，进行低温多晶硅(Low Temperature Poly-Silicon，LTPS)工艺过程，采用激光退火工艺(ELA)、金属诱导结晶工艺(MIC)、固相结晶工艺(SPC)等结晶化手段对非晶硅薄膜进行结晶化处理，在基板上形成所述多晶硅薄膜。
其中，所述多晶硅薄膜的厚度例如可以为
S202、如图7所示，在完成步骤S201的基础上形成栅绝缘层30，并在所述栅绝缘层30上形成覆盖所述第一多晶硅区201和所述第二多晶硅区202的第一光刻胶图案403。
考虑到所述栅绝缘层30的厚度会影响后续离子注入时所需要的能量大小，因此，在本步骤中，栅绝缘层30的厚度为之间。
例如，所述栅绝缘层30可以包括厚度的SiO2、以及位于其上方的SiNX。
S203、如图8所示，在完成步骤S202的基础上，以所述第一光刻胶图案403为掩膜，对所述第三多晶硅区203进行掺杂，形成重掺杂区203a，并将所述第一光刻胶图案403去除。
其中，所述重掺杂区203a可以为N型，掺杂的离子例如为硼离子。
S204、在完成步骤S203的基础上，依次形成阻挡层薄膜和光刻胶薄膜，采用普通掩膜板对形成有所述光刻胶薄膜的基板进行曝光，显影后形成光刻胶完全保留部分和光刻胶完全去除部分；其中，所述光刻胶完全保留部分与所述第一多晶硅区201对应，光刻胶完全去除部分对应其余部分；采用干法刻蚀去除所述光刻胶完全去除部分的所述阻挡层薄膜，形成如图9所示的与所述第一多晶硅区201对应的阻挡层80。
所述阻挡层80的材料例如为SiO2，厚度为
S205、如图10所示，在完成步骤S204基础上，以所述阻挡层80为掩膜，对所述第二多晶硅区202进行掺杂，形成轻掺杂区202a。
这里，形成所述轻掺杂区202a，可以抑制漏电流。
其中，所述第一多晶硅区201、所述轻掺杂区202a、重掺杂区203a构成有源层20a。
S206、如图11所示，在完成步骤S205的基础上形成栅电极50。
所述栅电极50的材料例如可以为Mo、Al/Mo、Cu等，厚度可以为
S207、如图12所示，在完成步骤S206基础上，形成保护层60，以及源电极701和漏电极702；其中，所述源电极701和漏电极702通过形成在所述保护层60和所述栅绝缘层30上的过孔与所述重掺杂区203a接触。
所述保护层60例如可以包括厚度的SiO2和厚度的SiNX。
所述源电极701和漏电极702的材料例如可以为Mo、Mo/Al/Mo、Cu等，厚度可以为
当然，在上述S201-S204之后，S207之前，也可以按如下步骤形成所述轻掺杂区202a和栅电极50，即，包括：
S208、在完成步骤S204基础上，在所述阻挡层80上方形成所述栅电极50。
S209、在完成步骤S208基础上，以所述阻挡层80为掩膜，对所述第二多晶硅区202进行掺杂，形成轻掺杂区202a。
优选的，形成上述多晶硅薄膜晶体管具体还可以通过如下步骤实现：
S301、如图13所示，在完成步骤S201的基础上形成栅绝缘层30。
S302、在完成步骤S301的基础上，依次形成阻挡层薄膜和光刻胶薄膜，采用普通掩膜板对形成有所述光刻胶薄膜的基板进行曝光，显影后形成光刻胶完全保留部分和光刻胶完全去除部分；其中，所述光刻胶完全保留部分与所述第一多晶硅区201对应，光刻胶完全去除部分对应其余部分；采用干法刻蚀去除所述光刻胶完全去除部分的所述阻挡层薄膜，形成如图13所示的与所述第一多晶硅区201对应的阻挡层80。
S303、如图14所示，在完成步骤S302的基础上，依次形成栅金属薄膜和光刻胶薄膜，采用半阶掩模板或灰阶掩膜板对形成有所述光刻胶薄膜的基板进行曝光，显影后形成光刻胶完全保留部分401、光刻胶完全去除部分和光刻胶半保留部分402；所述光刻胶完全保留部分401与所述第一多晶硅区201对应，光刻胶半保留部分402与所述第二多晶硅区202对应；其中，所述光刻胶完全保留部分401和光刻胶半保留部分402构成第二光刻胶图案，位于所述第二光刻胶图案下方的栅金属薄膜构成栅金属图案。
S304、如图15所示，在完成步骤S303的基础上，以所述第二光刻胶图案为掩膜，对所述第三多晶硅区203进行掺杂，形成重掺杂区203a。
S305、如图16所示，在完成步骤S304的基础上，通过灰化工艺将所述光刻胶半保留部分402的光刻胶去掉，并通过湿法刻蚀工艺去除露出的栅金属薄膜，形成所述栅电极50。
S306、参考图11所示，在完成步骤S305基础上，以所述栅电极50下方的阻挡层80为掩膜，对所述第二多晶硅区202进行掺杂，形成轻掺杂区202a。
其中，所述第一多晶硅区201、所述轻掺杂区202a、重掺杂区203a构成有源层20a。
这里，也可以是在形成轻掺杂区202a后，再将所述栅电极50上方的光刻胶完全保留部分401去除。
S307、参考图12所示，在完成步骤S306基础上，形成保护层60，以及源电极701和漏电极702；其中，所述源电极701和漏电极702通过形成在所述保护层60和所述栅绝缘层30上的过孔与所述重掺杂区203a接触。
在上述基础上，考虑到玻璃衬底基板中包含有害物质，如碱金属离子，可对多晶硅层性能造成影响，因此，如图17所示，本发明实施优选为：在形成所述多晶硅层20之前，在所述衬底基板10上形成缓冲层90。
在上述形成的多晶硅薄膜晶体管的基础上，本发明实施例还提供了一种阵列基板的制备方法，包括：
S401、如图18所示，在上述步骤S207或S307的基础上，形成平坦化层100，并在所述平坦化层100上形成与所述漏电极702电连接的像素电极110。
其中，所述平坦化层100的材料例如可以为感光性或非感光性树脂材料，厚度可以为1.5μm～5μm。此外，所述平坦化层100还可以降低像素电极110和源漏电极之间的寄生电容。
所述像素电极110的材料可以为ITO，厚度可以为
在此基础上，所述方法还可以包括：
S402、如图19所示，在上述S401的基础上，形成钝化层120，并在所述钝化层120上形成公共电极130。
本发明实施例提供了一种多晶硅薄膜晶体管，如图12所示，该多晶硅薄膜晶体管包括：衬底基板10、设置于所述衬底基板10上的有源层20a、设置于所述有源层20a上方的栅绝缘层30、栅电极50、以及设置于所述栅电极50上方的源电极701和漏电极702；所述有源层20a包括第一多晶硅区201、设置于所述第一多晶硅区两侧的轻掺杂区202a、设置于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区203a；进一步的，所述多晶硅薄膜晶体管还包括：设置于所述栅绝缘层30和所述栅电极50之间且与所述第一多晶硅区201对应的阻挡层80。
需要说明的是，第一，所述重掺杂区可以为N型重掺杂区，此时掺杂的例如可以为硼离子。
第二，在选取阻挡层80的材料时，需考虑与下层材料例如本发明实施例中的所述栅绝缘层30的材料的选择比，即在干法刻蚀形成所述阻挡层80的图形时，不会对下层的例如栅绝缘层30产生影响。
本发明实施例提供了一种多晶硅薄膜晶体管，包括：衬底基板10、设置于所述衬底基板10上的有源层20a、设置于所述有源层20a上方的栅绝缘层30、栅电极50、以及设置于所述栅电极50上方的源电极701和漏电极702；所述有源层20a包括第一多晶硅区201、设置于所述第一多晶硅区两侧的轻掺杂区202a、设置于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区203a；进一步的，所述多晶硅薄膜晶体管还包括：设置于所述栅绝缘层30和所述栅电极50之间且与所述第一多晶硅区201对应的阻挡层80。
由于与所述第一多晶硅区201对应的所述阻挡层80通过干法刻蚀形成，而干法刻蚀可以非常好的控制所述阻挡层80的侧壁剖面，即可以控制所述阻挡层80的两侧侧壁能垂直衬底基板10，这样，在以所述阻挡层80为掩膜对所述第二多晶硅区202进行掺杂后，便可以使形成的轻掺杂区202a的长度一致，从而避免由于轻掺杂区202a长度不一致而引起的漏电流过大的问题，进而可以避免对该薄膜晶体管性能的影响。
考虑到栅绝缘层一般采用氮化硅、氧化硅等材料，为了避免在形成阻挡层时对栅绝缘层甚至多晶硅层造成影响，此处优选阻挡层的材料为金属氧化物，例如AL2O3，或非金属氧化物，例如SiO2等。
可选的，所述阻挡层80的厚度可以为
可选的，考虑到玻璃衬底基板中包含有害物质，如碱金属离子，可对多晶硅层性能造成影响，因此，如图17所示，本发明实施优选为：还包括设置于所述衬底基板10上表面的缓冲层90。
本发明实施例提供了一种阵列基板，如图18所示，该阵列基板包括上述的多晶硅薄膜晶体管，以及像素电极110。当然还包括栅线、数据线等，在此不做详述。
在此基础上，如图19所示，该阵列基板还可以包括公共电极130。
其中，对于共平面切换型(In-Plane Switch，简称IPS)阵列基板而言，所述像素电极110和所述公共电极130同层间隔设置，且均为条状电极；对于高级超维场转换型(Advanced-super Dimensional Switching，简称ADS)阵列基板而言，如图19所示，所述像素电极110和所述公共电极130不同层设置，其中在上的电极为条状电极，在下的电极为板状电极。
当然，本发明实施例提供的阵列基板也使用于OLED型显示器，在此不再赘述。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种多晶硅薄膜晶体管的制备方法，包括：在衬底基板上形成有源层、位于所述有源层上方的栅绝缘层、栅电极、源电极和漏电极；所述有源层包括第一多晶硅区、位于所述第一多晶硅区两侧的轻掺杂区、位于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；其特征在于，
所述方法还包括：通过干法刻蚀，在所述栅电极和所述栅绝缘层之间形成阻挡层，所述阻挡层与所述第一多晶硅区对应；
其中，形成所述有源层的所述轻掺杂区包括：
在衬底基板上形成多晶硅层，所述多晶硅层包括：所述第一多晶硅区、位于所述第一多晶硅区两侧的第二多晶硅区、位于所述第二多晶硅区远离所述第一多晶硅区一侧的第三多晶硅区；
以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
2.根据权利要求1所述的方法，其特征在于，形成所述有源层的所述重掺杂区，包括：
在形成所述轻掺杂区之前，以覆盖所述第一多晶硅区和所述第二多晶硅区的膜层为掩膜，对所述第三多晶硅区进行掺杂，形成重掺杂区。
3.根据权利要求2所述的方法，其特征在于，所述以覆盖所述第一多晶硅区和所述第二多晶硅区的膜层为掩膜，对所述第三多晶硅区进行掺杂，形成重掺杂区，包括：
在形成有所述多晶硅层和所述栅绝缘层的基板上，形成覆盖所述第一多晶硅区和所述第二多晶硅区的第一光刻胶图案，并以所述第一光刻胶图案为掩膜，对所述第三多晶硅区进行掺杂，形成重掺杂区。
4.根据权利要求3所述的方法，其特征在于，所述在所述栅电极和所述栅绝缘层之间形成阻挡层，包括：
在形成所述重掺杂区之后，在所述栅绝缘层上形成所述阻挡层。
5.根据权利要求4所述的方法，其特征在于，所述以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区，包括：
在形成所述阻挡层之后、形成所述栅电极之前，以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区；或者，
在形成位于所述阻挡层上方的所述栅电极之后，以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
6.根据权利要求2所述的方法，其特征在于，所述以覆盖所述第一多晶硅区和所述第二多晶硅区的膜层为掩膜，对所述第三多晶硅区进行掺杂，形成重掺杂区，包括：
在形成有所述多晶硅层、所述栅绝缘层和所述阻挡层的基板上，形成覆盖所述第一多晶硅区和所述第二多晶硅区的栅金属图案和位于所述栅金属图案上方的第二光刻胶图案，并以所述第二光刻胶图案为掩膜，对所述第三多晶硅区进行掺杂，形成重掺杂区；
其中，所述第二光刻胶图案包括光刻胶完全保留部分和光刻胶半保留部分，所述光刻胶完全保留部分与所述第一多晶硅区对应，所述光刻胶半保留部分与所述第二多晶硅区对应；
所述以覆盖所述第一多晶硅区的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区，包括：
在形成所述重掺杂区之后，通过灰化工艺将所述光刻胶半保留部分的光刻胶去掉，并湿法刻蚀形成所述栅电极；
以位于所述栅电极下方的所述阻挡层为掩膜，对所述第二多晶硅区进行掺杂，形成轻掺杂区。
7.根据权利要求1至6任一项所述的方法，其特征在于，所述氧化物阻挡层的材料包括金属氧化物以及非金属氧化物。
8.根据权利要求1至6任一项所述的方法，其特征在于，所述方法还包括：在形成所述多晶硅层之前，在所述衬底基板上形成缓冲层。
9.一种多晶硅薄膜晶体管，包括衬底基板、设置于所述衬底基板上的有源层、设置于所述有源层上方的栅绝缘层、栅电极、以及设置于所述栅电极上方的源电极和漏电极，
其特征在于，所述有源层包括第一多晶硅区、设置于所述第一多晶硅区两侧的轻掺杂区、设置于所述轻掺杂区远离所述第一多晶硅区一侧的重掺杂区；
所述多晶硅薄膜晶体管还包括：设置于所述栅绝缘层和所述栅电极之间且与所述第一多晶硅区对应的阻挡层。
10.根据权利要求9所述的多晶硅薄膜晶体管，其特征在于，所述阻挡层的厚度为
11.根据权利要求9或10所述的多晶硅薄膜晶体管，其特征在于，所述多晶硅薄膜晶体管还包括设置于所述衬底基板上表面的缓冲层。
12.一种阵列基板，其特征在于，包括权利要求9至11任一项所述的多晶硅薄膜晶体管、以及像素电极。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104409416A (zh) * 2014-12-11 2015-03-11 深圳市华星光电技术有限公司 用于制作阵列基板的方法及阵列基板
WO2015161596A1 (zh) * 2014-04-25 2015-10-29 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制备方法、阵列基板及其制备方法、显示装置
CN105070686A (zh) * 2015-08-20 2015-11-18 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板结构
CN105161496A (zh) * 2015-07-30 2015-12-16 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制造方法、显示装置
CN105355592A (zh) * 2015-10-15 2016-02-24 武汉华星光电技术有限公司 阵列基板及其制作方法
CN106601595A (zh) * 2016-12-30 2017-04-26 武汉华星光电技术有限公司 一种半导体的制备方法、半导体、显示面板及显示装置
WO2017096660A1 (zh) * 2015-12-08 2017-06-15 深圳市华星光电技术有限公司 与数据线导通的薄膜晶体管的制备方法及薄膜晶体管
CN108807422A (zh) * 2018-06-12 2018-11-13 武汉华星光电技术有限公司 阵列基板制作方法及阵列基板、显示面板
US10269974B2 (en) * 2015-03-16 2019-04-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of manufacturing lower temperature polycrystal silicon thin film transistor array substrate
WO2019080060A1 (zh) * 2017-10-26 2019-05-02 深圳市柔宇科技有限公司 感光电路、感光电路制备方法及显示装置
CN110993613A (zh) * 2019-11-27 2020-04-10 武汉华星光电技术有限公司 阵列基板及其制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097550A (zh) * 2015-08-04 2015-11-25 深圳市华星光电技术有限公司 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管
CN105140238A (zh) * 2015-08-05 2015-12-09 深圳市华星光电技术有限公司 阵列基板及其制作方法
CN108550581A (zh) * 2018-05-04 2018-09-18 武汉华星光电技术有限公司 一种低温多晶硅阵列基板及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006156971A (ja) * 2004-11-04 2006-06-15 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US20060186476A1 (en) * 1999-03-16 2006-08-24 Koji Suzuki Method of manufacturing thin film transistor
CN103151388A (zh) * 2013-03-05 2013-06-12 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6362027B1 (en) * 1998-07-08 2002-03-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, active matrix substrate, method of manufacturing the semiconductor device and method of manufacturing the active matrix substrate
US6277679B1 (en) * 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
TWI382455B (zh) 2004-11-04 2013-01-11 Semiconductor Energy Lab 半導體裝置和其製造方法
US7041540B1 (en) * 2005-02-01 2006-05-09 Chunghwa Picture Tubes, Ltd. Thin film transistor and method for fabricating the same
US20080121892A1 (en) * 2006-11-29 2008-05-29 Tpo Displays Corp. Low temperature poly silicon liquid crystal display
CN100437948C (zh) * 2007-02-07 2008-11-26 友达光电股份有限公司 薄膜晶体管及半导体元件的制作方法
CN100470764C (zh) * 2007-03-20 2009-03-18 友达光电股份有限公司 平面显示器的半导体结构及其制造方法
KR101741732B1 (ko) * 2010-05-07 2017-05-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
JP5526065B2 (ja) * 2011-03-25 2014-06-18 日立オートモティブシステムズ株式会社 熱式センサおよびその製造方法
CN103050410B (zh) * 2012-10-30 2015-09-16 昆山工研院新型平板显示技术中心有限公司 低温多晶硅薄膜晶体管的制造方法、低温多晶硅薄膜晶体管
CN103996716B (zh) * 2014-04-25 2017-02-15 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060186476A1 (en) * 1999-03-16 2006-08-24 Koji Suzuki Method of manufacturing thin film transistor
JP2006156971A (ja) * 2004-11-04 2006-06-15 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
CN103151388A (zh) * 2013-03-05 2013-06-12 京东方科技集团股份有限公司 一种多晶硅薄膜晶体管及其制备方法、阵列基板

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249734B2 (en) 2014-04-25 2019-04-02 Boe Technology Group Co., Ltd. Poly-silicon thin film transistor and manufacturing method thereof, array substrate and manufacturing method thereof, and display device
WO2015161596A1 (zh) * 2014-04-25 2015-10-29 京东方科技集团股份有限公司 多晶硅薄膜晶体管及其制备方法、阵列基板及其制备方法、显示装置
CN104409416B (zh) * 2014-12-11 2018-01-23 深圳市华星光电技术有限公司 用于制作阵列基板的方法及阵列基板
CN104409416A (zh) * 2014-12-11 2015-03-11 深圳市华星光电技术有限公司 用于制作阵列基板的方法及阵列基板
US10269974B2 (en) * 2015-03-16 2019-04-23 Shenzhen China Star Optoelectronics Technology Co., Ltd. Method of manufacturing lower temperature polycrystal silicon thin film transistor array substrate
CN105161496A (zh) * 2015-07-30 2015-12-16 京东方科技集团股份有限公司 一种薄膜晶体管阵列基板及其制造方法、显示装置
US9853162B2 (en) 2015-07-30 2017-12-26 Boe Technology Group Co., Ltd. Thin-film-transistor array substrate, fabricating method thereof, and related display panel
CN105070686B (zh) * 2015-08-20 2018-03-30 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板结构
CN105070686A (zh) * 2015-08-20 2015-11-18 深圳市华星光电技术有限公司 Tft基板的制作方法及tft基板结构
CN105355592B (zh) * 2015-10-15 2019-03-08 武汉华星光电技术有限公司 阵列基板及其制作方法
CN105355592A (zh) * 2015-10-15 2016-02-24 武汉华星光电技术有限公司 阵列基板及其制作方法
WO2017096660A1 (zh) * 2015-12-08 2017-06-15 深圳市华星光电技术有限公司 与数据线导通的薄膜晶体管的制备方法及薄膜晶体管
CN106601595A (zh) * 2016-12-30 2017-04-26 武汉华星光电技术有限公司 一种半导体的制备方法、半导体、显示面板及显示装置
CN106601595B (zh) * 2016-12-30 2019-11-26 武汉华星光电技术有限公司 一种半导体的制备方法、半导体、显示面板及显示装置
WO2019080060A1 (zh) * 2017-10-26 2019-05-02 深圳市柔宇科技有限公司 感光电路、感光电路制备方法及显示装置
CN110914749A (zh) * 2017-10-26 2020-03-24 深圳市柔宇科技有限公司 感光电路、感光电路制备方法及显示装置
CN110914749B (zh) * 2017-10-26 2022-03-29 深圳市柔宇科技有限公司 感光电路、感光电路制备方法及显示装置
CN108807422A (zh) * 2018-06-12 2018-11-13 武汉华星光电技术有限公司 阵列基板制作方法及阵列基板、显示面板
CN110993613A (zh) * 2019-11-27 2020-04-10 武汉华星光电技术有限公司 阵列基板及其制造方法

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