CN104900532A - 一种薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents

一种薄膜晶体管及其制备方法、阵列基板、显示装置 Download PDF

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Abstract

本发明实施例提供了一种薄膜晶体管及其制备方法、阵列基板、显示装置，涉及显示技术领域，可增大晶粒尺寸，减小晶界数量，降低漏电流，提高TFT电性能。该制备方法包括形成低温多晶硅有源层的步骤；衬底基板具有第一、第二区域；该步骤包括在衬底基板的第一、第二区域上形成缓冲层，缓冲层对应于第一区域的厚度大于对应于第二区域的厚度；或者，在衬底基板的第一区域上形成缓冲层；在缓冲层上形成非晶硅层；对非晶硅层进行激光晶化处理，使非晶硅层转化为多晶硅层；去除第二区域上的多晶硅层，在第一区域上形成低温多晶硅有源层。用于薄膜晶体管及包括该薄膜晶体管的阵列基板的制备。

Description

一种薄膜晶体管及其制备方法、阵列基板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
传统的TFT(Thin Film Transistor，薄膜晶体管)采用非晶硅(a-Si)材料作为有源层，其载流子迁移率仅为0.5cm2/V·s，难以满足大尺寸显示装置对驱动频率的要求。多晶硅(p-Si)材料的载流子迁移率虽然显著高于非晶硅(a-Si)，但由于多晶硅制备工艺的温度通常高于600℃，不适用于大多数显示装置所采用的普通玻璃衬底。为此，相关技术人员发展出了新一代TFT的制造工艺——制备低温多晶硅(Low Temperature PolySilicon，简称LTPS)有源层。
LTPS的制备工艺温度低于600℃，可适用于普通的玻璃衬底，通常采用ELA法(Excimer Laser Annealing，准分子激光退火法)激光晶化的方式，利用一定能量的准分子激光对a-Si进行激光辐射使a-Si晶化成为p-Si。
然而，由于a-Si受激光辐射时，其内部各个区域受辐射产生的温度是相同的，晶粒向各个方向生长的概率基本相同，因此晶化后形成的p-Si晶粒较小。TFT导通后，在电场的作用下，源极与漏极之间形成导通状态，即形成了通常所说的TFT导通时的沟道(channel)。由于采用上述制备方法获得的LTPS晶粒尺寸较小，使得对应于沟道内的LTPS的晶界较多，而晶界处的粗糙度较大，晶界上存在有大量诸如悬挂键(dangling bond)、变形键(strained bond)的缺陷，沟道内由于大量晶界和缺陷的存在，使得TFT在导通状态下产生缺陷辅助的隧穿和带间隧穿现象，导致TFT的漏电流增加，降低了TFT电性能的稳定性。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，可增大有源层中对应于源极与漏极相对区域内的低温多晶硅的晶粒尺寸，减小这一区域内的晶界数量，进而降低TFT导通时的漏电流，提高TFT的电性能稳定性。
为达到上述目的，本发明的实施例采用如下技术方案：
一方面、本发明实施例提供了一种薄膜晶体管的制备方法，所述制备方法包括：在衬底基板上形成低温多晶硅有源层的步骤；其中，所述衬底基板具有第一区域和第二区域；所述第一区域对应于待形成的低温多晶硅有源层的图案，所述第二区域至少位于待形成的低温多晶硅有源层的相对两侧；所述在衬底基板上形成低温多晶硅有源层的步骤包括：在所述衬底基板的第一区域和第二区域上形成缓冲层，所述缓冲层对应于第一区域的厚度大于对应于第二区域的厚度；或者，在所述衬底基板的第一区域上形成缓冲层；在所述缓冲层上形成非晶硅层；对所述非晶硅层进行激光晶化处理，使所述非晶硅层转化为多晶硅层；去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层。
优选的，所述低温多晶硅有源层具有预定区域、源极接触区域、漏极接触区域；所述预定区域对应于待形成的源极与漏极相对的区域；其中，所述源极接触区域、所述漏极接触区域分别位于所述第一区域中靠近所述第二区域的相对两侧；所述去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层之后，所述制备方法还包括：对所述源极接触区域以及所述预定区域靠近所述源极接触区域的第一部分区域进行离子掺杂，形成第一掺杂区域；以及，对所述漏极接触区域以及所述预定区域靠近所述漏极接触区域的第二部分区域进行离子掺杂，形成第二掺杂区域。
优选的，所述在衬底基板上形成低温多晶硅有源层的步骤具体包括：采用第一构图工艺，在所述衬底基板的第一区域和第二区域上形成缓冲层，所述缓冲层对应于第一区域的厚度大于对应于第二区域的厚度；或者，采用第一掩膜工艺，在所述衬底基板的第一区域上形成缓冲层；采用第二构图工艺，去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层；采用掩膜工艺，遮挡住所述预定区域中除所述第一部分区域和所述第二部分区域之外的区域；对所述源极接触区域以及所述预定区域靠近所述源极接触区域的第一部分区域进行离子掺杂，形成第一掺杂区域；以及，对所述漏极接触区域以及所述预定区域靠近所述漏极接触区域的第二部分区域进行离子掺杂，形成第二掺杂区域；其中，所述掩膜工艺与所述第一构图工艺采用同一掩膜板；和/或，所述掩膜工艺与所述第二构图工艺采用同一掩膜板。
优选的，所述采用第二构图工艺，去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层，具体包括：在形成的所述多晶硅层上形成光刻胶；通过掩膜板对形成有所述光刻胶的衬底基板进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，所述光刻胶完全保留部分对应于第一区域；所述光刻胶完全去除区域对应于第二区域；通过刻蚀工艺，去除所述光刻胶完全去除区域暴露出的所述多晶硅层，形成低温多晶硅有源层的图案。
优选的，所述采用掩膜工艺，遮挡住所述预定区域中除所述第一部分区域和所述第二部分区域之外的区域，具体包括：通过所述掩膜板对形成有所述光刻胶完全保留部分的所述衬底基板进行第一次曝光、显影，形成第一光刻胶完全保留部分和第一光刻胶完全去除区域；其中，所述完全透过区域对应于所述第一光刻胶完全去除区域，所述第一光刻胶完全去除区域对应于待形成的第一掺杂区域或第二掺杂区域；所述完全不透过区域对应于形成的所述第一光刻胶完全保留部分、所述光刻胶完全保留部分对应于所述光刻胶完全保留部分的其余区域；通过所述掩膜板对形成有所述第一光刻胶完全保留部分的所述衬底基板进行第二次曝光、显影，形成第二光刻胶完全保留部分和第二光刻胶完全去除区域；其中，所述完全透过区域对应于所述第二光刻胶完全去除区域，所述第二光刻胶完全去除区域对应于待形成的第二掺杂区域或第一掺杂区域；所述完全不透过区域对应于形成的所述第二光刻胶完全保留部分、所述第二光刻胶完全保留部分对应于所述第一光刻胶完全保留部分的其余区域。
优选的，所述采用第一构图工艺，在所述衬底基板的第一区域和第二区域上形成缓冲层，所述缓冲层对应于第一区域的厚度大于对应于第二区域的厚度，具体包括：在衬底基板上依次形成缓冲层薄膜、光刻胶；通过掩膜板对形成有所述光刻胶的衬底基板进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，所述光刻胶完全保留部分对应于第一区域；所述光刻胶完全去除区域对应于第二区域；通过减薄工艺，使所述光刻胶完全去除区域暴露出的所述缓冲层薄膜的厚度小于所述光刻胶完全保留部分覆盖的所述缓冲层薄膜的厚度；通过灰化工艺，去除所述缓冲层薄膜对应于所述第二区域上覆盖的所述光刻胶完全保留部分。
优选的，所述采用第一构图工艺，在所述衬底基板的第一区域上形成缓冲层，具体包括：在衬底基板上依次形成缓冲层薄膜、光刻胶；通过掩膜板对形成有所述光刻胶的衬底基板进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，所述光刻胶完全保留部分对应于第一区域；所述光刻胶完全去除区域对应于第二区域；通过刻蚀工艺，去除所述光刻胶完全去除区域暴露出的所述缓冲层薄膜；通过灰化工艺，去除所述缓冲层薄膜对应于所述第二区域上覆盖的所述光刻胶完全保留部分。
优选的，所述第一掺杂区域沿导通方向上的宽度为1～2μm；和/或，所述第二掺杂区域沿导通方向上的宽度为1～2μm；其中，所述导通方向为从所述源极接触区域指向所述漏极接触区域的方向。
优选的，所述对所述非晶硅层进行激光晶化处理，使所述非晶硅层转化为多晶硅层之前，所述制备方法还包括：对形成的所述非晶硅层进行去氢处理。
优选的，所述去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层之后，所述制备方法还包括：在形成的所述低温多晶硅有源层上依次形成栅绝缘层、包括栅极的图案层、层间绝缘层、包括源极和漏极的图案层；其中，所述源极、所述漏极分别通过贯通所述层间绝缘层和所述栅绝缘层的第一过孔、第二过孔与所述低温多晶硅有源层相接触。
优选的，所述缓冲层采用氧化硅、氮化硅、氮氧化硅中的任一种材料构成。
本发明实施例还提供了一种薄膜晶体管，所述薄膜晶体管包括低温多晶硅有源层；其中，所述低温多晶硅有源层中的晶界至少部分集中于所述低温多晶硅有源层的边缘处。
优选的，所述低温多晶硅有源层具有预定区域、分别位于所述预定区域相对两侧的源极接触区域、漏极接触区域；其中，所述预定区域对应于待形成的源极与漏极相对的区域；所述低温多晶硅有源层包括用于将晶界连接起来的离子掺杂区域和未掺杂区域；其中，所述离子掺杂区包括第一掺杂区域和第二掺杂区域；所述第一掺杂区域对应于所述源极接触区域与所述预定区域靠近所述源极接触区域的第一部分区域；所述第二掺杂区域对应于所述漏极接触区域与所述预定区域靠近所述漏极接触区域的第二部分区域。
优选的，所述第一掺杂区域沿导通方向上的宽度为1～2μm；和/或，所述第二掺杂区域沿导通方向上的宽度为1～2μm；其中，所述导通方向为所述源极接触区域指向所述漏极接触区域的方向。
优选的，所述薄膜晶体管还包括：覆盖所述低温多晶硅有源层的栅绝缘层；位于所述栅绝缘层上的包括有栅极的图案层；覆盖包括有所述栅极的图案层的层间绝缘层；位于所述层间绝缘层上的包括源极和漏极的图案层；其中，所述源极、所述漏极分别通过贯通所述层间绝缘层和所述栅绝缘层的第一过孔、第二过孔与所述低温多晶硅有源层相接触。
另一方面、本发明实施例还提供了一种阵列基板，所述阵列基板包括呈阵列排布的多个薄膜晶体管；其中，所述薄膜晶体管包括上述任一项所述的薄膜晶体管。
再一方面、本发明实施例还提供了一种显示装置，所述显示装置包括上述的所述的阵列基板。
基于此，通过本发明实施例提供的上述薄膜晶体管及其制备方法、阵列基板、显示装置，在上述制备方法中，由于岛区的诱导作用，使得非晶硅层在受激光辐射晶化过程中不同区域内存在台阶温差，晶界的移动方向将从第一区域向两侧或四周的第二区域扩散移动，使得形成的低温多晶硅有源层中，晶界集中于有源层的边缘，远离有源层的中心，由此可使得晶界较为集中于沟道边缘和沟道外部，而在沟道内较少形成。
同时，由于沟道内的晶界较少，避免了非晶硅(a-Si)在晶化过程中熔化后的多余体积在晶界处堆积形成突起，从而导致的晶粒表面粗糙度增大。由于减少了因为晶界多、晶粒粗糙度大等因素导致的结晶不均匀性，因此使得TFT导通时产生缺陷辅助的隧穿和带间隧穿现象相应减少，从而降低了TFT的漏电流，提高了TFT电性能的稳定性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本发明实施例提供的一种薄膜晶体管的制备方法中衬底基板的剖面结构示意图；
图1b为与图1a对应的一种情况的俯视结构示意图；
图1c为与图1a对应的另一种情况的俯视结构示意图；
图2为本发明实施例提供的一种薄膜晶体管的制备方法流程示意图；
图3a-图3b分别为图2中步骤S01获得的具体剖面结构示意图一、示意图二；
图4a-图4b分别为图2中步骤S02获得的具体剖面结构示意图一、示意图二；
图5a-图5b分别为图2中步骤S03获得的具体剖面结构示意图一、示意图二；
图6a-图6b分别为图2中步骤S04获得的具体剖面结构示意图一、示意图二；
图7a-图7b分别为采用本发明实施例提供的一种薄膜晶体管的制备方法晶化原理示意图一、示意图二；
图8a-图8b分别为采用本发明实施例提供的一种薄膜晶体管的制备方法获得的低温多晶硅有源层的具体剖面结构示意图一、示意图二；
图9为对形成的低温多晶硅有源层进行步骤S05前后的AFM微观测试对比图；
图10为TFT器件的导通时的电流方向示意图；
图11为步骤S01的分布具体流程示意图；
图12a-图12c依次为步骤S05的分布具体流程示意图；
图13为通过步骤S06获得的TFT的具体剖面结构示意图。
附图标记：
01-低温多晶硅有源层；01a-预定区域；01a1-第一部分区域；01a2-第二部分区域；01s-源极接触区域；01d-漏极接触区域；S1-第一掺杂区域；S2-第二掺杂区域；10-衬底基板；101-第一区域；102-第二区域；20-缓冲层；200-缓冲层薄膜；30-非晶硅层；40-多晶硅层；500-光刻胶；501-光刻胶完全保留部分；5011-第一光刻胶完全保留部分；5012-第二光刻胶完全保留部分；502-光刻胶完全去除区域；5021-第一光刻胶完全去除区域；5022-第二光刻胶完全去除区域；600-掩膜板；601-完全不透过区域；602-完全透过区域；02-栅绝缘层；03-栅极；04-层间绝缘层；041-第一过孔；042-第二过孔；051-源极；052-漏极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要指出的是，除非另有定义，本发明实施例中所使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员共同理解的相同含义。还应当理解，诸如在通常字典里定义的那些术语应当被解释为具有与它们在相关技术的上下文中的含义相一致的含义，而不应用理想化或极度形式化的意义来解释，除非这里明确地这样定义。
并且，本发明专利申请说明书以及权利要求书中所使用的术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
本发明实施例提供了一种薄膜晶体管的制备方法，该制备方法包括：
在衬底基板10上形成低温多晶硅有源层01的步骤；其中，如图1a所示，提供的该衬底基板10具有第一区域101和第二区域102；该第一区域101对应于待形成的低温多晶硅有源层01的图案，该第二区域102至少位于待形成的低温多晶硅有源层01的相对两侧；
在此基础上，如图2所示，上述的在衬底基板10上形成低温多晶硅有源层01的步骤可具体包括如下子步骤：
S01、如图3a所示，在提供的上述衬底基板10的第一区域101和第二区域102上形成缓冲层20，该缓冲层20对应于第一区域101的厚度大于对应于第二区域102的厚度；或者，如图3b所示，在提供的上述衬底基板10的第一区域101上形成缓冲层20。
S02、如图4a或图4b所示，在缓冲层20上形成非晶硅层30。
S03、如图5a或图5b所示，对非晶硅层30进行激光晶化处理，使非晶硅层30转化为多晶硅层40。
S04、如图6a或图6b所示，去除第二区域102上的多晶硅层40，在第一区域101上形成低温多晶硅有源层01。
通过上述步骤S01～S04以形成低温多晶硅有源层01。
需要说明的是，第一、在提供的上述衬底基板10中，如图1b所示，第二区域102可仅位于待形成的低温多晶硅有源层01的相对两侧；或者，如图1c所示，第二区域102也可位于待形成的低温多晶硅有源层01的四周，并将第一区域101包围住。
即，待形成的低温多晶硅有源层01的下方具有相对于周边区域的一个凸起的岛区。
第二、由于上述步骤S01～S04为制备TFT中的低温多晶硅有源层01的步骤，而TFT是用于进行显示的阵列衬底基板中不可缺少的结构，因此，上述的衬底基板10通常为显示产品中常用的玻璃衬底。
由于玻璃衬底不可避免地会存在一些例如铝、钡以及钠等杂质离子，上述缓冲层20可以起到在激光晶化过程中，阻挡衬底基板10中的杂质离子进入晶化形成的低温多晶硅有源层01的作用，从而保证了形成的有源层的良好性能。
因此，缓冲层20的材料可选用结构均匀致密的氧化硅、氮化硅、氮氧化硅等材料构成，并优选地采用下层为氮化硅、上层为氧化硅的双层结构。
第三、上述步骤S02具体可沿用现有技术中的CVD(ChemicalVapor Deposition，化学气相沉积法)、PECVD(Plasma Enhanced CVD，等离子体增强化学气相沉积)以及RTCVD(Rapid Thermal CVD，快速热化学气相沉积法)等诸多方法在缓冲层20上形成非晶硅层30，具体工艺类型不作限定。
第四、在上述步骤S03中，激光晶化处理的具体工艺参数可沿用现有技术，示例的，可采用以下工艺参数：
激光脉冲频率：100～500Hz；激光脉冲宽度小于100ns；激光扫描速度：4～16mm/s；激光照射重叠区域的比例：90～98％；激光能量密度：100～500mJ/cm2。
在上述基础上，为方便理解本发明实施例提供的上述制备方法，下面对多晶硅(p-Si)的晶化原理进行说明：
非晶硅(a-Si)在激光辐射下吸收能量，使得薄膜的表面发生及其迅速地升温，进而发生熔化并转变为液态，熔化的区域会以极快的速度(约10m/s)深入a-Si薄膜的内部，经过一定时间的激光辐射后，a-Si薄膜形成了一定深度的融层，激光辐射停止后，融层开始以一定速度(约108～1010K/s)冷却，而固相与液相之间的界面将以较为缓慢的速度(约1～2m/s)回到表面，冷却之后a-Si薄膜晶化形成多晶(p-Si)。
在a-Si向p-Si晶化转变的过程中，晶粒由晶核开始作横向生长，固化过程伴随着固液界面的移动进行。由于固态硅密度较小(约2.32g/cm3)，因此a-Si熔化后的多余体积会被挤至尚未固化的区域。当p-Si固化过程完成后，相邻的两个晶粒挤压在一起就会形成晶界(grain boundary)，因此晶界是在p-Si结晶过程中最后固化的地方，而多余的体积在晶界处将堆积形成突起，晶界处的这些突起，导致形成的p-Si晶粒表面粗糙度较大，而晶粒表面粗糙度与TFT导通状态下生成的漏电流呈正比。
通过本发明实施例提供的上述制备方法，由于缓冲层20对应于第一区域101的厚度大于对应于第二区域102的厚度；或者，缓冲层20仅形成于第一区域101上，相当于在步骤S02形成的非晶硅层30对应于待形成的低温多晶硅有源层01部分的下方预先形成一相对于周边区域凸起的岛区。
进一步如图7a或图7b所示，由于岛区的诱导作用，使得非晶硅层30在受激光辐射晶化过程中不同区域内存在台阶温差，即对应于第一区域101上的非晶硅层30冷却地更快，其他区域冷却地更慢，而由前述描述可知，多晶硅(p-Si)的晶界是在结晶过程中最后固化的地方，因此，晶界的移动方向将参考图7a所示，从第一区域101向两侧的第二区域102扩散移动；或者，晶界的移动方向将参考图7b所示，从第一区域101向四周的第二区域102扩散移动，从而使得在最终形成的低温多晶硅有源层01中，晶界会较为集中于有源层的边缘，而远离有源层的中心；有源层的中心区域通常对应于TFT导通时的沟道区域，由此可使得晶界较为集中于沟道边缘和沟道外部，而在沟道内较少形成。
同时，由于沟道内的晶界较少，避免了非晶硅(a-Si)在晶化过程中熔化后的多余体积在晶界处堆积形成突起，从而导致的晶粒表面粗糙度增大。由于减少了因为晶界多、晶粒粗糙度大等因素导致的结晶不均匀性，因此使得TFT导通时产生缺陷辅助的隧穿和带间隧穿现象相应减少，从而降低了TFT的漏电流，提高了TFT电性能的稳定性。
在上述基础上，如图8a或图8b所示，形成的上述低温多晶硅有源层01具有预定区域01a、源极接触区域01s、漏极接触区域01d；预定区域01a对应于待形成的源极与漏极相对的区域。
其中，上述的源极接触区域01s、漏极接触区域分别位于所述第一区域101中靠近所述第二区域102的相对两侧。
即，参考图3a所示，针对第二区域102位于待形成的低温多晶硅有源层01的相对两侧的情况，源极接触区域01s位于预定区域01a靠近第二区域102的一侧，漏极接触区域01d位于预定区域01a靠近第二区域102的相对另一侧。
或者，参考图3b所示，针对第二区域102位于待形成的低温多晶硅有源层01的四周的情况，源极接触区域01s、漏极接触区域01d分别位于预定区域01a的相对两侧。
在此基础上，在完成上述步骤S04之后，该制备方法还包括：
S05、参考图8a或图8b所示，对源极接触区域01s以及预定区域01a靠近源极接触区域01a的第一部分区域01a1进行离子掺杂，形成第一掺杂区域S1；以及，对漏极接触区域01d以及预定区域01a靠近漏极接触区域01d的第二部分区域01a2进行离子掺杂，形成第二掺杂区域S2。
需要说明的是，第一、为了清楚地示意出上述第一掺杂区域S1、第二掺杂区域S2在形成的低温多晶硅有源层01中的作用，此处进一步引入图9。图9中的(a)部分为在进行上述步骤S05之前，通过AFM(Atomic Force Microscope，即原子力显微镜)对形成的低温多晶硅有源层01拍摄的微观形貌图；图9中的(b)部分的点状区域为示意出形成的上述第一掺杂区域S1、第二掺杂区域S2，可以看出，通过离子掺杂形成的第一掺杂区域S1、第二掺杂区域S2作为微掺杂区，在形成的TFT中相当于在垂直于沟道电流移动的方向上形成了相对的两条导电带或导电线，将晶界连接起来，从而减小了晶界对TFT导通时的载流子的影响，即进一步降低了TFT导通时的漏电流。
这里，TFT导通时的沟道电流(I)可如图10所示，即从TFT的源极指向漏极。
第二、参考图3a所示，对于前一种情况，由于第二区域102位于待形成的低温多晶硅有源层01的相对两侧，即形成的a-Si中的晶界会较为集中地向上述相对两侧移动，为了使得经上述离子掺杂形成的第一掺杂区域S1、第二掺杂区域S2起到晶界连接线的作用，因此，源极接触区域01s位于预定区域01a靠近第二区域102的一侧，漏极接触区域01d位于预定区域01a靠近第二区域102的相对另一侧。
参考图3b所示，对于后一种情况，由于第二区域102位于待形成的低温多晶硅有源层01的四周，即形成的a-Si中的晶界会较为集中地向四周移动，因此，源极接触区域01s、漏极接触区域01d只要分别位于预定区域01a的相对两侧，即可实现上述步骤S05中的对源极接触区域01s以及预定区域01a靠近源极接触区域01a的第一部分区域01a1进行离子掺杂，即可形成第一掺杂区域S1；同样的，对漏极接触区域01d以及预定区域01a靠近漏极接触区域01d的第二部分区域01a2进行离子掺杂，即可形成第二掺杂区域S2，从而起到晶界连接线的作用。
第三、在上述步骤S05中，示例的，掺杂离子的种类可为硼离子，离子掺杂的浓度可为1×1015离子数/cm2，具体不作限定，可根据所要形成的TFT的阈值电压的不同，灵活选择对应的掺杂离子的种类以及剂量。
进一步的，参考图8a或图8b所示，第一掺杂区域S1沿导通方向上的宽度为1～2μm；和/或，第二掺杂区域S2沿导通方向上的宽度为1～2μm；其中，导通方向为从源极接触区域01s指向漏极接触区域01d的方向。
这里，若第一掺杂区域S1、第二掺杂区域S2的宽度过大，会导致TFT导通时的沟道有效宽度减小，影响TFT的开关特性；若第一掺杂区域S1、第二掺杂区域S2的宽度过小，则难以实现作为晶界连接线来进一步减小漏电流的目的。
基于此，上述的宽度范围可以使得形成的低温多晶硅有源层01对TFT导通时的沟道影响的程度最小，同时还可以充分地起到作为晶界连接线来进一步减小漏电流的目的。
在上述基础上，上述的在衬底基板10上形成低温多晶硅有源层01的步骤具体可包括：
采用第一构图工艺，在衬底基板10的第一区域101和第二区域102上形成缓冲层20，该缓冲层20对应于第一区域101的厚度大于对应于第二区域102的厚度；或者，采用第一掩膜工艺，在衬底基板10的第一区域101上形成缓冲层20。
采用第二构图工艺，去除第二区域102上的多晶硅层40，在第一区域101上形成低温多晶硅有源层01。
采用掩膜工艺，遮挡住预定区域01a中除上述的第一部分区域01a1和第二部分区域01a2之外的区域；对源极接触区域01s以及预定区域01a靠近源极接触区域01a的第一部分区域01a1进行离子掺杂，形成第一掺杂区域S1；以及，对漏极接触区域01d以及预定区域01a靠近漏极接触区域01d的第二部分区域01a2进行离子掺杂，形成第二掺杂区域S2。
其中，上述的掩膜工艺与第一构图工艺采用同一掩膜板；和/或，上述的掩膜工艺与第二构图工艺采用同一掩膜板。
需要说明的是，第一、由于需要在衬底基板10上形成具有不同厚度的缓冲层，或者只是在衬底基板10的特定区域上形成缓冲层；因此，上述的第一构图工艺，是指应用一次掩膜板，通过光刻胶曝光、显影、刻蚀、去除光刻胶的工艺。
针对上述的采用第一构图工艺，在衬底基板10的第一区域101和第二区域102上形成缓冲层20，该缓冲层20对应于第一区域101的厚度大于对应于第二区域102的厚度的情况，如图11所示，具体可包括以下子步骤：
S011a、在衬底基板10上依次形成缓冲层薄膜200、光刻胶500。
S012a、通过掩膜板600对形成有光刻胶500的衬底基板10进行曝光、显影，形成光刻胶完全保留部分501和光刻胶完全去除区域502(图中以虚线框示意出)；其中，光刻胶完全保留部分501对应于第一区域101；光刻胶完全去除区域502对应于第二区域102。
这里，上述步骤S011a中优选采用曝光精准性更高的正性光刻胶，即光刻胶500在曝光前不溶解于显影液，经过紫外线曝光后转化为能够溶解于显影液中的物质。
具体的，光刻胶完全保留部分501和光刻胶完全去除区域502分别对应于掩膜板600的完全不透过区域601和完全透过区域602。其中，掩膜板600的具体曝光原理可参见现有技术，在此不作赘述。
S013a、通过减薄工艺(例如湿法刻蚀、干法刻蚀以及激光烧蚀等)，使光刻胶完全去除区域502暴露出的缓冲层薄膜200的厚度小于光刻胶完全保留部分501覆盖的缓冲层薄膜200的厚度。
这里，可通过控制刻蚀或激光烧蚀的反应时间、反应强度等参数来实现使缓冲层薄膜200对应于不同区域具有不同厚度的效果。
S014a、通过灰化工艺，去除缓冲层薄膜200对应于第二区域102上覆盖的光刻胶完全保留部分501。
针对上述采用第一构图工艺，仅在衬底基板10的第一区域101上形成缓冲层20的情况，具体可包括以下子步骤：
S011b、在衬底基板10上依次形成缓冲层薄膜、光刻胶。
S012b、通过掩膜板对形成有光刻胶的衬底基板10进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，光刻胶完全保留部分对应于第一区域101；光刻胶完全去除区域对应于第二区域102。
S013b、通过刻蚀工艺，去除光刻胶完全去除区域暴露出的缓冲层薄膜。
S014b、通过灰化工艺，去除所述缓冲层薄膜对应于所述第二区域102上覆盖的所述光刻胶完全保留部分。
这里，上述步骤S011b～S014b的具体构图过程可参考图11，在此不再赘述。
第二、由于低温多晶硅有源层01具有相应的图案，因此，上述的第二构图工艺，是指应用一次掩膜板，通过光刻胶曝光、显影、刻蚀、去除光刻胶，以获得图案化的低温多晶硅有源层01的工艺。
第三、由于对形成的低温多晶硅有源层01进行离子掺杂的工艺仅涉及其中的一部分区域，因此，上述的掩膜工艺，是指通过掩膜板获得具有一定图案化的光刻胶，遮挡住预定区域01a中除上述的第一部分区域01a1和第二部分区域01a2之外的区域，从而可以对未被光刻胶覆盖的低温多晶硅有源层01的区域进行诸如离子注入的掺杂工艺，以形成上述的第一掺杂区S1和第二掺杂区S2。
由上述描述可知，第一构图工艺、第二构图工艺以及掩膜工艺中均涉及到掩膜板的使用，因此，本发明实施例进一步优选的，上述的掩膜工艺与第一构图工艺采用同一掩膜板；和/或，上述的掩膜工艺与第二构图工艺采用同一掩膜板。由于掩膜板的成本很高，因此本发明实施例提供的上述制备方法可以在不增加掩膜板种类的基础上，形成上述的第一掺杂区S1和第二掺杂区S2，以达到将晶界连接起来，减小晶界对TFT导通时的载流子的影响，进一步降低TFT导通时的漏电流的目的。
在上述基础上，上述的采用第二构图工艺，去除第二区域102上的多晶硅层40，在第一区域101上形成低温多晶硅有源层01，具体可包括以下子步骤：
S041、在形成的多晶硅层40上形成光刻胶500。
S042、通过掩膜板600对形成有上述光刻胶500的衬底基板10进行曝光、显影，形成光刻胶完全保留部分501和光刻胶完全去除区域502；其中，上述的光刻胶完全保留部分501对应于第一区域101；光刻胶完全去除区域502对应于第二区域102。
S043、通过刻蚀工艺，去除光刻胶完全去除区域502暴露出的多晶硅层40，形成低温多晶硅有源层01的图案。
这里，上述步骤S041～S043的具体构图过程可参考图11，在此不再赘述。
在上述基础上，上述的采用掩膜工艺，遮挡住预定区域01a中除上述的第一部分区域01a1和第二部分区域01a2之外的区域，具体可包括以下子步骤：
S051、如图12a所示，通过掩膜板600对形成有光刻胶完全保留部分501的衬底基板10进行第一次曝光(图中标记为UV，ultraviolet，紫外线)、显影，形成第一光刻胶完全保留部分5011和第一光刻胶完全去除区域5021。
其中，该掩膜板600包括完全不透过区域601和完全透过区域602(图中以虚线框示意出)；完全透过区域602对应于第一光刻胶完全去除区域5021，第一光刻胶完全去除区域5021对应于待形成的第一掺杂区域S1或第二掺杂区域S2(图中仅以S1为例进行示意)；完全不透过区域601对应于形成的第一光刻胶完全保留部分5011、第一光刻胶完全保留部分5011对应于光刻胶完全保留部分501的其余区域。
这里，由于在上述步骤S043中，通过刻蚀工艺，去除光刻胶完全去除区域502暴露出的多晶硅层40后，形成的低温多晶硅有源层01的图案上还存在有光刻胶完全保留部分501，因此，上述步骤S051可以在进行完步骤S043，从而避免在步骤S043后重复沉积光刻胶。
S052、如图12b所示，通过掩膜板600对形成有第一光刻胶完全保留部分5011(图中未标示出，可参考图12a)的衬底基板10进行第二次曝光、显影，形成第二光刻胶完全保留部分5012和第二光刻胶完全去除区域5022。
其中，完全透过区域602对应于第二光刻胶完全去除区域5022，第二光刻胶完全去除区域5022对应于待形成的第二掺杂区S2或第一掺杂区S1(由于前述步骤S051以S1为例进行示意，因此本次步骤S052以S2为例进行示意)；完全不透过区域601对应于形成的第二光刻胶完全保留部分5012、第二光刻胶完全保留部分5012对应于第一光刻胶完全保留部分5011的其余区域。
需要说明的是，第一、若在上述步骤S051中，形成的第一光刻胶完全去除区域5021对应于待形成的第一掺杂区S1，则在后续的步骤S052中，形成的第二光刻胶完全去除区域5022就对应于待形成的第二掺杂区S2；反之亦然，在此不再赘述。
第二、由前述描述可知，由于采用第一构图工艺获得的具有特定图案的缓冲层20与采用第二构图工艺获得的具有特定图案的低温多晶硅有源层01的图案是相对应的，因此，在上述两个构图工艺中所采用的即为具有相同的完全不透过区域601和完全透过区域602的同一掩膜板600。
因此，参考图12a所示，上述步骤S051通过与前述构图工艺的步骤采用同一掩膜板600形成露出第一掺杂区域S1或第二掺杂区域S2的第一光刻胶完全保留部分5011，具体可以是将掩膜板600沿图中右手方向偏移若干距离，从而使得完全透过区域602对应于需要露出的第一光刻胶完全保留部分5011部分。
同样的，参考图12b所示，上述步骤S052通过与前述构图工艺的步骤采用同一掩膜板600形成露出第二掺杂区域S2或第一掺杂区域S1的第二光刻胶完全保留部分5012，具体可以是将掩膜板600沿图中左手方向偏移若干距离，从而使得完全透过区域602对应于需要露出的第二光刻胶完全保留部分5012部分。
这样一来，采用同一掩膜板600，通过调整对位、曝光条件，减小曝光时的线宽(width)，增加曝光的CD bias(Critical Dimensionbias，曝光时的尺寸偏差)，可以通过上述步骤S051～S052的两次次曝光、显影，可在不增加掩膜板类型的前提下，获得比上述的低温多晶硅有源层01的面积小的第二光刻胶完全保留部分5012，从而通过离子注入的方式对未被第二光刻胶完全保留部分5012覆盖的区域进行离子掺杂，以形成第一掺杂区域S13和第二掺杂区域S2。
进一步的，在完成上述步骤S051～S052之后，对源极接触区域01s以及预定区域01a靠近源极接触区域01a的第一部分区域01a1进行离子掺杂，形成第一掺杂区S1；以及，对漏极接触区域01d以及预定区域01a靠近漏极接触区域01d的第二部分区域01a2进行离子掺杂，形成第二掺杂区S2，具体可包括如下子步骤：
S053、如图12c所示，通过离子注入，对形成的低温多晶硅有源层01未被第二光刻胶完全保留部分5012覆盖的区域进行离子掺杂，形成第一掺杂区域S13和第二掺杂区域S2。
当然，在上述步骤S053之后，还可以包括通过灰化工艺，去除第三光刻胶完全保留部分5013的步骤。
这里，在上述步骤S053进行离子注入的工艺过程中，上述的未去除的第二光刻胶完全保留部分5012可对低温多晶硅有源层01中不需要进行离子注入的区域进行遮挡。
在上述基础上，在上述步骤S03之前，该制备方法还包括：
对形成的非晶硅层30进行去氢处理。
这一步骤是为了避免非晶硅层30受激光辐射晶化时由于内部残存有氢而发生氢爆(即通常所说的闪爆)；其中，去氢处理的温度示例地可以为350～450℃，这一温度范围可以使氢从非晶硅薄膜30中充分地逸出(即将非晶硅层30内残存的氢含量控制在2％以内)，同时还能避免由于去氢处理的温度过高而对非晶硅层30的性能造成影响。
在上述基础上，在步骤S05之后，该制备方法还包括：
S06、如图13所示，在形成的低温多晶硅有源层01上依次形成栅绝缘层02、包括栅极03的图案层、层间绝缘层04、包括源极051和漏极052的图案层；其中，源极051、漏极052分别通过贯通层间绝缘层04和栅绝缘层02的第一过孔041、第二过孔042与低温多晶硅有源层01相接触。
这样一来，通过上述步骤S01～S06形成的TFT类型为顶栅型(topgate，即栅极位于有源层远离衬底基板的另一侧)。
相比与底栅型(bottom gate，即栅极位于有源层靠近于衬底基板的一侧)结构的TFT，上述TFT结构中的源极051、漏极052不是直接沉积在低温多晶硅有源层01上，从而避免了源极051、漏极052成膜工艺中的高温对低温多晶硅有源层01性能的破坏。
这里，形成上述栅绝缘层02、包括栅极03的图案层、层间绝缘层04、包括源极051和漏极052的图案层的各步骤可沿用现有技术的工艺，在此不再赘述。
本发明实施例还提供了一种采用上述制备方法获得的薄膜晶体管，该薄膜晶体管包括低温多晶硅有源层01；其中，低温多晶硅有源层01中的晶界至少部分集中于所述低温多晶硅有源层的边缘处。
在上述TFT中，由于低温多晶硅有源层01中形成的晶界会较为集中于有源层的边缘，而远离有源层的中心；有源层的中心区域通常对应于TFT导通时的沟道区域，由此可使得晶界较为集中于沟道边缘和沟道外部，而在沟道内较少形成。
同时，由于沟道内的晶界较少，减少了因为晶界多、晶粒粗糙度大等因素导致的结晶不均匀性，因此使得TFT导通时产生缺陷辅助的隧穿和带间隧穿现象相应减少，从而降低了TFT的漏电流，提高了TFT电性能的稳定性。
在上述基础上，参考图8a或图8b所示，在上述TFT中，低温多晶硅有源层01具有预定区域01a、分别位于该预定区域01a相对两侧的源极接触区域01s、漏极接触区域01d；其中，该预定区域01a对应于待形成的源极与漏极相对的区域；进一步的，该低温多晶硅有源层01包括用于将晶界连接起来的离子掺杂区域和未掺杂区域；其中，离子掺杂区域包括第一掺杂区域S1和第二掺杂区域S2；第一掺杂区域S1对应于源极接触区域01s与预定区域01a靠近源极接触区域01s的第一部分区域01a1；第二掺杂区域S2对应于漏极接触区域01d与预定区域01a靠近漏极接触区域01d的第二部分区域01a2。
这里，第一掺杂区域S1、第二掺杂区域S2作为微掺杂区，在形成的TFT中相当于在垂直于沟道电流移动的方向上形成了相对的两条导电带或导电线，将晶界连接起来，从而减小了晶界对TFT导通时的载流子的影响，即进一步降低了TFT导通时的漏电流。
其中，TFT导通时的沟道电流(I)可参考图10所示，即从TFT的源极指向漏极。
进一步的，参考图8a或图8b所示，第一掺杂区域S1沿导通方向上的宽度为1～2μm；和/或，第二掺杂区域S2沿导通方向上的宽度为1～2μm；其中，导通方向为从源极接触区域01s指向漏极接触区域01d的方向。
这里，若第一掺杂区域S1、第二掺杂区域S2的宽度过大，会导致TFT导通时的沟道有效宽度减小，影响TFT的开关特性；若第一掺杂区域S1、第二掺杂区域S2的宽度过小，则难以实现作为晶界连接线来进一步减小漏电流的目的。
在上述基础上优选的，参考图13所示，该薄膜晶体管还包括：
覆盖低温多晶硅有源层01的栅绝缘层02；位于栅绝缘层02上的包括有栅极03的图案层；覆盖包括有栅极03的图案层的层间绝缘层04；位于层间绝缘层04上的包括源极051和漏极052的图案层；其中，源极051、漏极052分别通过贯通层间绝缘层04和栅绝缘层03的第一过孔041、第二过孔042与低温多晶硅有源层01相接触。
即，该TFT类型为顶栅型，相比与底栅型结构的TFT，上述TFT结构中的源极051、漏极052位于低温多晶硅有源层01的上方，且通过栅绝缘层03、层间绝缘层04相隔离开，可避免源极051、漏极052的成膜工艺中的高温对低温多晶硅有源层01性能的破坏。
这里，上述栅绝缘层02、包括栅极03的图案层、层间绝缘层04、包括源极051和漏极052的图案层的各层材料可沿用现有技术的工艺，在此不再赘述。
在上述基础上，本发明实施例还提供了一种阵列基板的制备方法，高制备方法包括在衬底基板10上形成薄膜晶体管的步骤；其中，薄膜晶体管采用上述任一项的制备方法获得。
与此对应地，本发明实施例还提供了一种阵列基板，该阵列基板包括呈阵列排布的多个薄膜晶体管；其中，该薄膜晶体管包括上述任一项的薄膜晶体管。
进一步的，本发明实施例还提供了一种显示装置，该显示装置包括上述的阵列基板。
该显示装置可以为液晶面板、液晶显示器、液晶电视、OLED(Organic Light-Emitting Display，有机电致发光显示)面板、OLED显示器、OLED电视、手机、平板电脑、电子纸以及数码相框等具有任何显示功能的产品或者部件。
需要说明的是，本发明所有附图是上述薄膜晶体管及其制备方法的简略的示意图，只为清楚描述本方案体现了与发明点相关的结构，对于其他的与发明点无关的结构是现有结构，在附图中并未体现或只体现部分。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (17)

1.一种薄膜晶体管的制备方法，其特征在于，所述制备方法包括：在衬底基板上形成低温多晶硅有源层的步骤；其中，所述衬底基板具有第一区域和第二区域；所述第一区域对应于待形成的低温多晶硅有源层的图案，所述第二区域至少位于待形成的低温多晶硅有源层的相对两侧；
所述在衬底基板上形成低温多晶硅有源层的步骤包括：
在所述衬底基板的第一区域和第二区域上形成缓冲层，所述缓冲层对应于第一区域的厚度大于对应于第二区域的厚度；或者，在所述衬底基板的第一区域上形成缓冲层；
在所述缓冲层上形成非晶硅层；
对所述非晶硅层进行激光晶化处理，使所述非晶硅层转化为多晶硅层；
去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层。
2.根据权利要求1所述的制备方法，其特征在于，所述低温多晶硅有源层具有预定区域、源极接触区域、漏极接触区域；所述预定区域对应于待形成的源极与漏极相对的区域；
其中，所述源极接触区域、所述漏极接触区域分别位于所述第一区域中靠近所述第二区域的相对两侧；
所述去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层之后，所述制备方法还包括：
对所述源极接触区域以及所述预定区域靠近所述源极接触区域的第一部分区域进行离子掺杂，形成第一掺杂区域；以及，对所述漏极接触区域以及所述预定区域靠近所述漏极接触区域的第二部分区域进行离子掺杂，形成第二掺杂区域。
3.根据权利要求2所述的制备方法，其特征在于，所述在衬底基板上形成低温多晶硅有源层的步骤具体包括：
采用第一构图工艺，在所述衬底基板的第一区域和第二区域上形成缓冲层，所述缓冲层对应于第一区域的厚度大于对应于第二区域的厚度；或者，采用第一掩膜工艺，在所述衬底基板的第一区域上形成缓冲层；
采用第二构图工艺，去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层；
采用掩膜工艺，遮挡住所述预定区域中除所述第一部分区域和所述第二部分区域之外的区域；对所述源极接触区域以及所述预定区域靠近所述源极接触区域的第一部分区域进行离子掺杂，形成第一掺杂区域；以及，对所述漏极接触区域以及所述预定区域靠近所述漏极接触区域的第二部分区域进行离子掺杂，形成第二掺杂区域；
其中，所述掩膜工艺与所述第一构图工艺采用同一掩膜板；和/或，所述掩膜工艺与所述第二构图工艺采用同一掩膜板。
4.根据权利要求3所述的制备方法，其特征在于，所述采用第二构图工艺，去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层，具体包括：
在形成的所述多晶硅层上形成光刻胶；
通过掩膜板对形成有所述光刻胶的衬底基板进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，所述光刻胶完全保留部分对应于第一区域；所述光刻胶完全去除区域对应于第二区域；
通过刻蚀工艺，去除所述光刻胶完全去除区域暴露出的所述多晶硅层，形成低温多晶硅有源层的图案。
5.根据权利要求4所述的制备方法，其特征在于，所述采用掩膜工艺，遮挡住所述预定区域中除所述第一部分区域和所述第二部分区域之外的区域，具体包括：
通过所述掩膜板对形成有所述光刻胶完全保留部分的所述衬底基板进行第一次曝光、显影，形成第一光刻胶完全保留部分和第一光刻胶完全去除区域；其中，所述完全透过区域对应于所述第一光刻胶完全去除区域，所述第一光刻胶完全去除区域对应于待形成的第一掺杂区域或第二掺杂区域；所述完全不透过区域对应于形成的所述第一光刻胶完全保留部分、所述光刻胶完全保留部分对应于所述光刻胶完全保留部分的其余区域；
通过所述掩膜板对形成有所述第一光刻胶完全保留部分的所述衬底基板进行第二次曝光、显影，形成第二光刻胶完全保留部分和第二光刻胶完全去除区域；其中，所述完全透过区域对应于所述第二光刻胶完全去除区域，所述第二光刻胶完全去除区域对应于待形成的第二掺杂区域或第一掺杂区域；所述完全不透过区域对应于形成的所述第二光刻胶完全保留部分、所述第二光刻胶完全保留部分对应于所述第一光刻胶完全保留部分的其余区域。
6.根据权利要求3所述的制备方法，其特征在于，所述采用第一构图工艺，在所述衬底基板的第一区域和第二区域上形成缓冲层，所述缓冲层对应于第一区域的厚度大于对应于第二区域的厚度，具体包括：
在衬底基板上依次形成缓冲层薄膜、光刻胶；
通过掩膜板对形成有所述光刻胶的衬底基板进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，所述光刻胶完全保留部分对应于第一区域；所述光刻胶完全去除区域对应于第二区域；
通过减薄工艺，使所述光刻胶完全去除区域暴露出的所述缓冲层薄膜的厚度小于所述光刻胶完全保留部分覆盖的所述缓冲层薄膜的厚度；
通过灰化工艺，去除所述缓冲层薄膜对应于所述第二区域上覆盖的所述光刻胶完全保留部分。
7.根据权利要求3所述的制备方法，其特征在于，所述采用第一构图工艺，在所述衬底基板的第一区域上形成缓冲层，具体包括：
在衬底基板上依次形成缓冲层薄膜、光刻胶；
通过掩膜板对形成有所述光刻胶的衬底基板进行曝光、显影，形成光刻胶完全保留部分和光刻胶完全去除区域；其中，所述光刻胶完全保留部分对应于第一区域；所述光刻胶完全去除区域对应于第二区域；
通过刻蚀工艺，去除所述光刻胶完全去除区域暴露出的所述缓冲层薄膜；
通过灰化工艺，去除所述缓冲层薄膜对应于所述第二区域上覆盖的所述光刻胶完全保留部分。
8.根据权利要求2至7任一项所述的制备方法，其特征在于，所述第一掺杂区域沿导通方向上的宽度为1～2μm；和/或，所述第二掺杂区域沿导通方向上的宽度为1～2μm；
其中，所述导通方向为从所述源极接触区域指向所述漏极接触区域的方向。
9.根据权利要求1至7任一项所述的制备方法，其特征在于，所述对所述非晶硅层进行激光晶化处理，使所述非晶硅层转化为多晶硅层之前，所述制备方法还包括：
对形成的所述非晶硅层进行去氢处理。
10.根据权利要求1至7任一项所述的制备方法，其特征在于，所述去除所述第二区域上的所述多晶硅层，在所述第一区域上形成低温多晶硅有源层之后，所述制备方法还包括：
在形成的所述低温多晶硅有源层上依次形成栅绝缘层、包括栅极的图案层、层间绝缘层、包括源极和漏极的图案层；
其中，所述源极、所述漏极分别通过贯通所述层间绝缘层和所述栅绝缘层的第一过孔、第二过孔与所述低温多晶硅有源层相接触。
11.根据权利要求1至7任一项所述的制备方法，其特征在于，所述缓冲层采用氧化硅、氮化硅、氮氧化硅中的任一种材料构成。
12.一种薄膜晶体管，其特征在于，所述薄膜晶体管包括低温多晶硅有源层；其中，所述低温多晶硅有源层中的晶界至少部分集中于所述低温多晶硅有源层的边缘处。
13.根据权利要求12所述的薄膜晶体管，其特征在于，
所述低温多晶硅有源层具有预定区域、分别位于所述预定区域相对两侧的源极接触区域、漏极接触区域；其中，所述预定区域对应于待形成的源极与漏极相对的区域；
所述低温多晶硅有源层包括用于将晶界连接起来的离子掺杂区域和未掺杂区域；
其中，所述离子掺杂区包括第一掺杂区域和第二掺杂区域；
所述第一掺杂区域对应于所述源极接触区域与所述预定区域靠近所述源极接触区域的第一部分区域；
所述第二掺杂区域对应于所述漏极接触区域与所述预定区域靠近所述漏极接触区域的第二部分区域。
14.根据权利要求13所述的薄膜晶体管，其特征在于，所述第一掺杂区域沿导通方向上的宽度为1～2μm；和/或，所述第二掺杂区域沿导通方向上的宽度为1～2μm；
其中，所述导通方向为所述源极接触区域指向所述漏极接触区域的方向。
15.根据权利要求12至14任一项所述的薄膜晶体管，其特征在于，所述薄膜晶体管还包括：
覆盖所述低温多晶硅有源层的栅绝缘层；
位于所述栅绝缘层上的包括有栅极的图案层；
覆盖包括有所述栅极的图案层的层间绝缘层；
位于所述层间绝缘层上的包括源极和漏极的图案层；
其中，所述源极、所述漏极分别通过贯通所述层间绝缘层和所述栅绝缘层的第一过孔、第二过孔与所述低温多晶硅有源层相接触。
16.一种阵列基板，其特征在于，所述阵列基板包括呈阵列排布的多个薄膜晶体管；其中，所述薄膜晶体管包括上述权利要求12至15任一项所述的薄膜晶体管。
17.一种显示装置，其特征在于，所述显示装置包括权利要求16所述的阵列基板。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105206569A (zh) * 2015-10-23 2015-12-30 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板、显示装置
CN105931965A (zh) * 2016-04-28 2016-09-07 厦门天马微电子有限公司 一种半导体器件及其制造方法
WO2016202062A1 (zh) * 2015-06-15 2016-12-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
CN106847824A (zh) * 2015-12-04 2017-06-13 昆山国显光电有限公司 低温多晶硅薄膜晶体管及其制作方法、amoled显示面板
CN107393966A (zh) * 2017-07-27 2017-11-24 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制作方法、显示设备
CN107527940A (zh) * 2017-08-24 2017-12-29 京东方科技集团股份有限公司 背板及其制造方法
WO2019192429A1 (zh) * 2018-04-03 2019-10-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板和显示装置
WO2020006831A1 (zh) * 2018-07-04 2020-01-09 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106548980B (zh) * 2017-02-09 2018-09-14 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、显示基板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030183875A1 (en) * 2001-12-28 2003-10-02 Atsuo Isobe Semiconductor device and semiconductor device production system
CN103681776A (zh) * 2013-12-24 2014-03-26 京东方科技集团股份有限公司 低温多晶硅薄膜及其制备方法、薄膜晶体管和显示装置
CN104064451A (zh) * 2014-07-10 2014-09-24 深圳市华星光电技术有限公司 低温多晶硅的制作方法及使用该方法的tft基板的制作方法与tft基板结构

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483985B1 (ko) 2001-11-27 2005-04-15 삼성에스디아이 주식회사 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
US7704875B1 (en) * 2007-02-05 2010-04-27 Marvell International Ltd. High-density contact holes
JP5318862B2 (ja) 2007-06-22 2013-10-16 ザ・ホンコン・ユニバーシティー・オブ・サイエンス・アンド・テクノロジー 架橋粒子構造を有する多結晶シリコン薄膜トランジスタ
CN104900532B (zh) * 2015-06-15 2018-10-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
CN105097453B (zh) * 2015-08-14 2018-10-19 京东方科技集团股份有限公司 低温多晶硅薄膜、薄膜晶体管及各自制备方法、显示装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030183875A1 (en) * 2001-12-28 2003-10-02 Atsuo Isobe Semiconductor device and semiconductor device production system
CN103681776A (zh) * 2013-12-24 2014-03-26 京东方科技集团股份有限公司 低温多晶硅薄膜及其制备方法、薄膜晶体管和显示装置
CN104064451A (zh) * 2014-07-10 2014-09-24 深圳市华星光电技术有限公司 低温多晶硅的制作方法及使用该方法的tft基板的制作方法与tft基板结构

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016202062A1 (zh) * 2015-06-15 2016-12-22 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板、显示装置
US10651211B2 (en) 2015-06-15 2020-05-12 Boe Technology Group Co., Ltd. Thin film transistor and preparation method thereof, array substrate and display apparatus
CN105206569A (zh) * 2015-10-23 2015-12-30 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板、显示装置
CN106847824A (zh) * 2015-12-04 2017-06-13 昆山国显光电有限公司 低温多晶硅薄膜晶体管及其制作方法、amoled显示面板
CN105931965A (zh) * 2016-04-28 2016-09-07 厦门天马微电子有限公司 一种半导体器件及其制造方法
CN105931965B (zh) * 2016-04-28 2019-02-19 厦门天马微电子有限公司 一种半导体器件及其制造方法
WO2019019277A1 (zh) * 2017-07-27 2019-01-31 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制作方法、显示设备
CN107393966A (zh) * 2017-07-27 2017-11-24 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制作方法、显示设备
CN107527940A (zh) * 2017-08-24 2017-12-29 京东方科技集团股份有限公司 背板及其制造方法
CN107527940B (zh) * 2017-08-24 2020-01-10 京东方科技集团股份有限公司 背板及其制造方法
US10692951B2 (en) 2017-08-24 2020-06-23 Boe Technology Group Co., Ltd. Back plate and manufacturing method thereof
WO2019192429A1 (zh) * 2018-04-03 2019-10-10 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板和显示装置
US11387257B2 (en) 2018-04-03 2022-07-12 Boe Technology Group Co., Ltd. Array substrate and manufacturing method thereof, display panel and display device
WO2020006831A1 (zh) * 2018-07-04 2020-01-09 武汉华星光电半导体显示技术有限公司 一种阵列基板及其制作方法

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US10651211B2 (en) 2020-05-12

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