CN1655366B - 具有轻掺杂漏极结构的薄膜晶体管 - Google Patents

具有轻掺杂漏极结构的薄膜晶体管 Download PDF

Info

Publication number
CN1655366B
CN1655366B CN200510008029.5A CN200510008029A CN1655366B CN 1655366 B CN1655366 B CN 1655366B CN 200510008029 A CN200510008029 A CN 200510008029A CN 1655366 B CN1655366 B CN 1655366B
Authority
CN
China
Prior art keywords
semiconductor layer
gate insulator
region
lightly doped
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN200510008029.5A
Other languages
English (en)
Other versions
CN1655366A (zh
Inventor
崔圭焕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Mobile Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Mobile Display Co Ltd filed Critical Samsung Mobile Display Co Ltd
Publication of CN1655366A publication Critical patent/CN1655366A/zh
Application granted granted Critical
Publication of CN1655366B publication Critical patent/CN1655366B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种具有LDD结构的薄膜晶体管，其可以改善其沟道可靠性与输出特性。一半导体层包括源/漏极区域、一位于源/漏极区域之间的沟道区域、以及一位于沟道区域和源/漏极区域之间的LDD区域，其中在半导体层上掺杂的离子的投射范围从LDD区域中的半导体层的表面扩展到第一深度。

Description

具有轻掺杂漏极结构的薄膜晶体管
技术领域
本发明涉及一种薄膜晶体管(TFT)，特别是涉及一种具有轻掺杂漏极(LDD)结构的TFT。 
背景技术
一般地，TFT包括半导体层、栅极和源/漏极。半导体层包括源/漏极区域和置于源/漏极区域之间的沟道区，且其可以由多晶硅或非晶硅形成。通常使用多晶硅，因为其比非晶硅具有更高的电子迁移率。 
不过，多晶硅TFT有着比非晶硅TFT更高的关态泄漏电流(off current)。在多晶硅TFT的源/漏极区域和沟道区之间形成LDD区域可以减小其关态泄漏电流，因为LDD区域可以防止沟道区和源/漏极区域之间的电场快速增强。LDD区域还可以抑制随着沟道区长度的减少产生热载流子效应(HCE)。因此，LDD区域可以改善沟道的可靠性。 
不过，在LDD区域中，掺杂离子的分布可能对TFT的特性，包括沟道的可靠性有着相当大的影响。 
发明内容
本发明提供了一种薄膜晶体管(TFT)，其中通过优化在LDD区域中掺杂的离子的分布可以改善包括沟道可靠性在内的电特性。 
本发明的其他特点将在以下的描述中阐明，且其一部分将从描述中明了，或者可通过本发明的实践获知。 
本发明公开了一种TFT，其包括半导体层，该半导体层包括源/漏极区域、位于源/漏极区域之间的沟道区域、以及位于沟道区域和源极区域之间或沟道区域和漏极区域之间的LDD区域。在半导体层中掺杂的离子的投射范围从LDD区域中的半导体层的表面扩展到第一深度。 
本发明还公开了一种用于制造TFT的方法，其包括在衬底上形成半导体层，在该半导体层上形成栅极绝缘层，在该栅极绝缘层上形成栅极，将所述栅极边缘之外的栅极绝缘层蚀刻掉第一厚度。形成一LDD区域，在该区域中半导体层中掺杂的离子的投射范围从半导体层的表面扩展到第一深度。 
本发明还公开了一种用于形成半导体层的LDD区域的方法，其包括在对半导体层进行离子掺杂之前通过蚀刻一层来控制LDD区域中离子渗透的深度。 
应当理解，上述一般说明和以下的详细说明都是示范性和解释性的，意在提供权利要求所述的本发明的进一步解释。 
附图说明
本说明所包含的附图提供了对本发明进一步的理解，其被引入并构成本说明的一部分，阐明了本发明的实施例，并与说明一起解释了本发明的原理。 
图1A和图1B为示出依据本发明的示范性实施例的具有LDD结构的TFT和用于描述其制造方法的横截面图。 
图2为图1B中区域P的展开图。 
图3是示出TFT传输特性的曲线图。 
图4为示出10V栅极电压时TFT漏极电流特性。 
具体实施方式
现在将参照附图结合示范性实施例对本发明进行详细描述。为了提供参考，在所有几幅图中同样的参考符号均指代相应的部分。 
图1A和图1B为示出依据本发明的示范性实施例的具有LDD结构的TFT和用于描述其制造方法的横截面图。图2为图1B中区域P的展开图。 
参考图1A，缓冲层15可以形成在衬底10上，该衬底可以是玻璃或塑料衬底。该缓冲层15可以由氧化硅膜、氮化硅膜或氮氧化硅膜形成，其保护随后形成的TFT不受衬底10内的杂质的影响。 
半导体层20形成在该缓冲层15上。该半导体层20可以通过利用准分子激光退火(ELA)晶化非晶硅膜、随后的横向固化(SLS)、金属诱导结晶(MIC)或金属诱导侧向结晶(MILC)的方法由多晶硅膜形成。晶化优选利用ELA或SLS方法进行，这两种方法可以在相对低的温度下进行且具有较少的污染。不过，ELA或SLS方法可能会因为表面突起部分使半导体层20具有粗糙表面。 
半导体层20可以是约500到600厚，以便获得满意的晶化效率。 
栅极绝缘层30可以形成在半导体层20上。该栅极绝缘层30可以由氧化硅膜、氮化硅膜或氧化硅膜和氮化硅膜的双层膜形成。该栅极绝缘层30优选形成具有能满足适当介质强度和TFT阈值电压的厚度。此外，该栅极绝缘层30优选形成以覆盖住半导体层20的表面突起部分。如果该栅极绝缘层30没有完全覆盖半导体层20的表面突起部分，半导体层20和随后形成的栅极之间的漏电流会增大。因此，该栅极绝缘层30可以是约500到1000厚。 
屏蔽半导体层20的中心部分的第一光致抗蚀剂图案90可以随后形成在栅极绝缘层30上。可以利用第一光致抗蚀剂图案90作为掩模，在高剂量的条件下向半导体层20的高浓度掺入n型或p型离子，由此在该半导体层20中形成源/漏极区域20a。如果掺杂n型离子，剂量条件可以是约8E14到1E15离子/cm2。 
离子掺杂可以在约10到90keV的加速电压条件下进行。如果超过90keV，可能难以在衬底之上均匀地控制加速电压，而如果加速电压低于10keV，可能难以控制离子束。可以优选地在80keV或更低的加速电压条件下进行离子掺杂以便在衬底上方均匀地控制加速电压。即使是在约90keV的最大的加速电压下进行的离子掺杂，因栅极绝缘层30的厚度原因，掺杂在源/漏极区域20a中的离子的投射范围Rp仍可能位于接近半导体层20的上表面20U处。 
参考图1B和图2，图1A中的第一光致抗蚀剂图案90被移除，并在具有源/漏极区域20a的衬底10上形成了栅极导电膜。该栅极导电膜可以由从铝(Al)、铝合金(Al合金)、钼(Mo)和钼合金(Mo合金)构成的组中选出的一种金属形成。更为优选地，栅极导电膜可以由钼-钨合金形成。 
比第一光致抗蚀剂图案窄的第二光致抗蚀剂图案(未示出)可以形成在该栅极导电膜上。然后可以使用第二光致抗蚀剂图案作为掩模，蚀刻该栅极导电膜以形成栅极40。然后可以使用该栅极40作为掩模，将图1A中的栅极绝缘层30蚀刻深达第一厚度W，由此形成栅极绝缘层31，该栅极绝缘层31在栅极40的周边外侧被蚀刻深达第一厚度W。然后移除该第二光致抗蚀剂图案，并使用栅极40作为掩模在低剂量条件下向半导体层20的低浓度掺杂离子，由此在半导体层20中形成LDD区域20b，并界定沟道区域20c。因此，半导体层20包括源/漏极区域20a、位于源/漏极区域20a之间的沟道 区域20c、以及位于沟道区域20c和源/漏极区域20a之间的LDD区域20b。可以使用同样导电类型的离子形成LDD区域20b和源/漏极区域20a。此外，LDD区域上的栅极绝缘层31比沟道区域20c上的栅极绝缘层31薄。这一厚度差可以深达第一厚度W。 
向低浓度掺杂离子并非意味着绝对低浓度，而意味着与高浓度相比相对较低的浓度。因此，与用于形成源/漏极区域20a的离子掺杂剂量条件相比，用于形成LDD区域20b的离子掺杂可以在其100倍或更少的剂量条件下进行。特别地，当离子为n型离子时，用于形成LDD区域20b的离子掺杂可以在1E13到5E13离子/cm2的剂量条件下进行。 
用于形成LDD区域20b的离子掺杂可以在与用以形成源/漏极区域20a的离子掺杂相同的加速电压条件下进行。 
LDD区域20b中掺杂的离子的投射范围Rp_LDD从半导体层20U的表面扩展到位于第一深度的点。在LDD区域20b中掺杂的离子的射程不同于在源/漏极区域20a中掺杂的离子的射程。这是因为用于形成LDD区域20b的离子是通过更薄的栅极绝缘层31掺杂到半导体层20中的，该栅极绝缘层31被蚀刻了深达第一厚度W。第一深度可以等于第一厚度W。因此，调节第一厚度W可以控制第一深度。尽管第一深度可以优选为半导体层20的厚度的一半，考虑到离子掺杂过程中的误差，第一深度可以满足如下的数学表达式： 
<数学表达式> 
(半导体层的厚度/2)-100≤第一深度≤(半导体层的厚度/2)+100
因此，掺杂在LDD区域20b中的一定浓度的或更高浓度的离子可能会位于接近半导体层20的下表面20L的地方，这可以改善沟道的可靠性。 
图3为示出TFT传输特性的曲线图，而图4为示出10V栅极电压下TFT漏极电流特性的曲线图。在图3和图4中，参考字母A表示按照如下方式下制造的第一TFT A：在LDD区域中掺杂的离子的投射范围延伸到依据本发明示范性实施例的半导体层的中心部分，而参考字母B表示按照如下方式下制造的第二TFT B：掺杂在LDD区域中的离子的投射范围位于半导体层的上表面。 
参照图3，第一TFT A具有比第二TFT B低的关态泄漏电流。 
参照图4，第一TFT A具有比第二TFT B高的漏极电流(栅极电压Vg ＝10V)。 
因此，与第二TFT B相比，依据本发明示范性实施例的第一TFT A可具有改善的沟道可靠性和输出特性。 
根据本发明的示范性实施例，将在LDD区域中掺杂的离子的投射范围扩展到半导体层的中心部分可以改善TFT的沟道可靠性和输出特性。 
本领域的普通技术人员应当很清楚，在不脱离本发明的精神和范围的前提下可以在本发明中做出很多修改和变化。因此，只要处于所附权利要求及其等价表述的范围之内，本发明旨在覆盖本发明的各种修改和变化。 

Claims (10)

1.一种薄膜晶体管，其包括：
一半导体层，其包括：
一源极区域和一漏极区域；
一在源极区域和漏极区域之间的沟道区域；以及
一在沟道区域和源极区域之间或沟道区域和漏极区域之间的轻掺杂漏极区域，
一在半导体层上的栅极绝缘层；以及
一在栅极绝缘层上的栅极，
其中，所述半导体层中掺杂的离子的投影范围从轻掺杂漏极区域中的半导体层的表面扩展到第一深度，
其中用于形成轻掺杂漏极区域的离子掺杂与用于形成源极区域和漏极区域的离子掺杂在相同的加速电压条件下进行，以及
其中除了其上形成栅极的部分之外所述栅极绝缘层在所述源极区域和漏极区域的形成期间比在所述轻掺杂漏极区域的形成期间具有更大的厚度。
2.如权利要求1所述的薄膜晶体管，其中第一深度满足如下的数学表达式：
<数学表达式1>
Figure FFW00000040249500011
3.如权利要求1所述的薄膜晶体管，其中半导体层是利用准分子激光退火或连续的横向固化方法晶化的。
4.如权利要求1所述的薄膜晶体管，其中轻掺杂漏极区域上的栅极绝缘层部分比沟道区域上的栅极绝缘层部分薄出第一厚度。
5.如权利要求4所述的薄膜晶体管，其中第一厚度和第一深度为同样的距离。
6.一种用于制造薄膜晶体管的方法，其包括：
在衬底上形成一半导体层；
在半导体层上形成一栅极绝缘层；
在栅极绝缘层上形成第一光致抗蚀剂图案以屏蔽半导体层的中心部分；
使用第一光致抗蚀剂图案作为掩模，在半导体层中进行离子掺杂以形成源极区域和漏极区域；
去除第一光致抗蚀剂图案；
在栅极绝缘层上形成一栅极；
将栅极边缘之外的栅极绝缘层蚀刻掉第一厚度；以及
形成轻掺杂漏极区域，在该轻掺杂漏极区域中，在半导体层中掺杂的离子的投射范围从半导体层的表面扩展到第一深度，
其中除了其上形成栅极的部分之外所述栅极绝缘层在所述源极区域和漏极区域的形成期间比在所述轻掺杂漏极区域的形成期间具有更大的厚度。
7.如权利要求6所述的方法，其中第一深度满足如下的数学表达式：
<数学表达式1>
Figure FFW00000040249500021
8.如权利要求6所述的方法，其中第一厚度和第一深度相同。
9.如权利要求6所述的方法，其中用于形成轻掺杂漏极的离子掺杂是在80到90keV范围内的加速电压条件下进行的。
10.如权利要求6所述的方法，其中用于形成所述轻掺杂漏极区域的离子掺杂是在1×1013到5×1013离子/cm2范围的剂量条件下进行的。
CN200510008029.5A 2004-02-12 2005-02-07 具有轻掺杂漏极结构的薄膜晶体管 Active CN1655366B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020040009378A KR100579188B1 (ko) 2004-02-12 2004-02-12 엘디디 구조를 갖는 박막트랜지스터
KR9378/04 2004-02-12
KR9378/2004 2004-02-12

Publications (2)

Publication Number Publication Date
CN1655366A CN1655366A (zh) 2005-08-17
CN1655366B true CN1655366B (zh) 2012-05-23

Family

ID=34836725

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200510008029.5A Active CN1655366B (zh) 2004-02-12 2005-02-07 具有轻掺杂漏极结构的薄膜晶体管

Country Status (4)

Country Link
US (2) US7247883B2 (zh)
JP (1) JP2005229096A (zh)
KR (1) KR100579188B1 (zh)
CN (1) CN1655366B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5040170B2 (ja) * 2006-05-17 2012-10-03 三菱電機株式会社 半導体装置の製造方法
JP5196470B2 (ja) * 2007-07-31 2013-05-15 独立行政法人産業技術総合研究所 二重絶縁ゲート電界効果トランジスタ
KR101043785B1 (ko) * 2008-12-08 2011-06-22 주식회사 엔씰텍 박막트랜지스터 및 그의 제조방법
KR101041141B1 (ko) 2009-03-03 2011-06-13 삼성모바일디스플레이주식회사 유기전계발광표시장치 및 그의 제조방법
KR101049801B1 (ko) 2009-03-05 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법 및 이에 이용되는 원자층 증착장치
KR101056428B1 (ko) 2009-03-27 2011-08-11 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는 유기전계발광표시장치
KR101094295B1 (ko) 2009-11-13 2011-12-19 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조방법, 박막트랜지스터의 제조방법, 및 유기전계발광표시장치의 제조방법
CN102646593A (zh) * 2011-05-16 2012-08-22 京东方科技集团股份有限公司 一种tft及tft的制造方法
CN103811559B (zh) * 2014-02-21 2018-07-06 苏州大学 一种具有双极型工作特性的薄膜晶体管
CN104143533B (zh) * 2014-08-07 2017-06-27 深圳市华星光电技术有限公司 高解析度amoled背板制造方法
KR20210014817A (ko) 2019-07-30 2021-02-10 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20220117971A (ko) 2021-02-17 2022-08-25 삼성디스플레이 주식회사 표시 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213849A (zh) * 1997-10-02 1999-04-14 松下电器产业株式会社 晶体管的制造方法
CN1375735A (zh) * 2001-02-06 2002-10-23 株式会社日立制作所 显示装置及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2553704B2 (ja) * 1989-06-16 1996-11-13 松下電子工業株式会社 半導体装置の製造方法
JP3019405B2 (ja) * 1990-11-20 2000-03-13 セイコーエプソン株式会社 半導体装置の製造方法
JPH04299834A (ja) * 1991-03-28 1992-10-23 Sanyo Electric Co Ltd Ｍｏｓ型半導体装置の製造方法
JP3131850B2 (ja) * 1991-11-28 2001-02-05 カシオ計算機株式会社 薄膜トランジスタの製造方法
JPH06342808A (ja) * 1993-05-31 1994-12-13 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
KR950021242A (ko) * 1993-12-28 1995-07-26 김광호 다결정 실리콘 박막 트랜지스터 및 그 제조 방법
JPH07211912A (ja) * 1994-01-21 1995-08-11 Fuji Xerox Co Ltd 薄膜トランジスタ及びその製造方法
JP3380069B2 (ja) * 1994-10-07 2003-02-24 株式会社リコー Ｍｏｓ半導体装置の製造方法
JPH10256557A (ja) * 1997-03-14 1998-09-25 Toshiba Corp 薄膜トランジスタおよび液晶表示装置
WO2001029898A1 (fr) * 1999-10-21 2001-04-26 Matsushita Electric Industrial Co., Ltd. Transistor en couches minces, procede de fabrication associe et afficheur lcd a transistor en couches minces
KR100640207B1 (ko) 1999-10-29 2006-10-31 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법
JP2002185008A (ja) * 2000-12-19 2002-06-28 Hitachi Ltd 薄膜トランジスタ
US6833313B2 (en) * 2001-04-13 2004-12-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device by implanting rare gas ions
KR100405080B1 (ko) 2001-05-11 2003-11-10 엘지.필립스 엘시디 주식회사 실리콘 결정화방법.
US7416927B2 (en) * 2002-03-26 2008-08-26 Infineon Technologies Ag Method for producing an SOI field effect transistor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1213849A (zh) * 1997-10-02 1999-04-14 松下电器产业株式会社 晶体管的制造方法
CN1375735A (zh) * 2001-02-06 2002-10-23 株式会社日立制作所 显示装置及其制造方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
JP特开平10-256557A 1998.09.25
JP特开平6-342808A 1994.12.13
同上.

Also Published As

Publication number Publication date
US20070249108A1 (en) 2007-10-25
US7247883B2 (en) 2007-07-24
JP2005229096A (ja) 2005-08-25
US7491591B2 (en) 2009-02-17
CN1655366A (zh) 2005-08-17
KR20050081227A (ko) 2005-08-18
US20050179038A1 (en) 2005-08-18
KR100579188B1 (ko) 2006-05-11

Similar Documents

Publication Publication Date Title
CN1655366B (zh) 具有轻掺杂漏极结构的薄膜晶体管
US7728336B2 (en) Silicon carbide semiconductor device and method for producing the same
KR0167273B1 (ko) 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법
KR100223846B1 (ko) 반도체 소자 및 그의 제조방법
JP3521246B2 (ja) 電界効果トランジスタおよびその製造方法
US7446387B2 (en) High voltage transistor and methods of manufacturing the same
US7824985B2 (en) Method for manufacturing a recessed gate transistor
JP2005167294A (ja) Ｄｍｏｓトランジスタ及びその製造方法
KR19990013112A (ko) 모스 트랜지스터 및 그 제조방법
EP0487220A2 (en) SOI-Field effect transistor and method of manufacturing the same
CN104900532A (zh) 一种薄膜晶体管及其制备方法、阵列基板、显示装置
KR100425230B1 (ko) 반도체 장치와 그 제조 방법
US6008100A (en) Metal-oxide semiconductor field effect transistor device fabrication process
US7544549B2 (en) Method for manufacturing semiconductor device and MOS field effect transistor
CN111129107B (zh) 半导体器件及其制作方法
KR100650901B1 (ko) 매립 게이트를 갖는 금속 산화물 반도체 트랜지스터
KR100291405B1 (ko) 필드산화물전계효과트랜지스터및그제조방법
JP2842112B2 (ja) 薄膜トランジスタの製造方法
JP2757491B2 (ja) 半導体装置の製造方法
CN111009569B (zh) 高压元件及其制造方法
KR100252747B1 (ko) 플래쉬메모리소자및그제조방법
KR100540129B1 (ko) 박막트랜지스터 제조방법
KR0172820B1 (ko) 반도체 소자 및 그 제조방법
KR100226261B1 (ko) 반도체 소자의 제조 방법
KR100228334B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20090109

Address after: Gyeonggi Do, South Korea

Applicant after: Samsung Mobile Display Co., Ltd.

Address before: Gyeonggi Do, South Korea

Applicant before: Samsung SDI Co., Ltd.

ASS Succession or assignment of patent right

Owner name: SAMSUNG MOBILE DISPLAY CO., LTD.

Free format text: FORMER OWNER: SAMSUNG SDI CO., LTD.

Effective date: 20090109

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SAMSUNG MONITOR CO., LTD.

Free format text: FORMER OWNER: SAMSUNG MOBILE DISPLAY CO., LTD.

Effective date: 20121030

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20121030

Address after: Gyeonggi Do, South Korea

Patentee after: Samsung Display Co., Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: Samsung Mobile Display Co., Ltd.