KR20050081227A - 엘디디 구조를 갖는 박막트랜지스터 - Google Patents
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Abstract
LDD 구조를 갖는 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 소오스/드레인 영역들, 상기 소오스/드레인 영역들 사이에 위치한 채널 영역 및 상기 채널 영역과 상기 소오소/드레인 영역 사이에 위치하는 LDD 영역을 구비하는 반도체층을 포함하고, 상기 LDD 영역은 도핑된 이온의 투사범위(Projected Range; Rp)가 상기 반도체층의 표면으로부터 제 1 깊이에 위치한다. 이로써, 채널 신뢰성 뿐 아니라, 아웃풋 특성이 개선된 박막트랜지스터를 얻을 수 있다.
Description
본 발명은 박막트랜지스터에 관한 것으로, 특히 엘디디 구조를 갖는 박막트랜지스터에 관한 것이다.
박막트랜지스터는 일반적으로 반도체층, 게이트 및 소오스/드레인 전극들을 구비하는데, 상기 반도체층은 소오스/드레인 영역들 및 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 구비한다. 한편, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
그런데, 상기 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 오프(off) 전류가 큰 단점이 있다. 이러한 다결정 실리콘 박막트랜지스터의 단점을 보완하기 위해, 다결정 실리콘 박막트랜지스터의 소오스/드레인 영역과 채널 영역 사이에 LDD(Lightly doped drain) 영역을 형성하는 구조가 제안된 바 있다. 상기 LDD 영역은 상기 채널 영역과 상기 소오스/드레인 영역 사이의 급격한 전계의 증가를 막을 수 있다. 이로써, 박막트랜지스터의 오프 전류를 줄일 수 있을 뿐 아니라, 박막트랜지스터의 채널 길이가 짧아짐에 따라 나타나는 핫 캐리어 효과(hot carrier effect; HCE)를 억제할 수 있다. 즉, 채널 신뢰성을 향상시킬 수 있다.
이러한 LDD영역에 있어서 도핑된 이온의 프로파일은 상기 채널 신뢰성을 비롯한 박막트랜지스터의 특성에 상당한 영향을 미칠 수 있다.
본 발명이 이루고자 하는 기술적 과제는 LDD영역에 있어 도핑된 이온의 프로파일을 최적화함으로써 채널 신뢰성을 비롯한 전기적 특성이 향상된 박막트랜지스터를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 LDD 구조를 갖는 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 소오스/드레인 영역들, 상기 소오스/드레인 영역들 사이에 위치한 채널 영역 및 상기 채널 영역과 상기 소오소/드레인 영역 사이에 위치하는 LDD 영역을 구비하는 반도체층을 포함하고, 상기 LDD 영역은 도핑된 이온의 투사범위(Projected Range; Rp)가 상기 반도체층의 표면으로부터 제 1 깊이에 위치한다.
상기 기술적 과제를 이루기 위하여 본 발명은 LDD 구조를 갖는 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극 주변의 게이트 절연막을 제 1 두께만큼 식각하고, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 이온 도핑함으로써, 도핑된 이온의 투사범위(Projected Range; Rp)가 상기 반도체층의 표면으로부터 제 1 깊이에 위치하는 LDD영역을 형성하는 것을 포함한다.
본 명세서에 있어서, 상기 투사범위(Rp)는 상기 반도체층 내의 이온도핑농도가 상기 반도체층 표면으로부터의 직선거리에 따라 가우시안 분포를 가질 때, 최대 이온도핑농도를 갖는 점을 의미한다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 LDD 구조를 갖는 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다. 도 2는 상기 도 1b의 P로 표시된 영역의 반도체층을 확대하여 나타낸 단면도이다.
도 1a을 참조하면, 기판(10)을 제공하고, 상기 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 기판(10)은 유리 또는 플라스틱 기판으로 제공할 수 있다. 상기 버퍼층(15)은 상기 기판(10)으로부터 유출되는 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다.
상기 버퍼층(15) 상에 반도체층(20)을 형성한다. 상기 반도체층(20)은 상기 버퍼층(15) 상에 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화하고, 이를 패터닝한 다결정 실리콘막으로 형성하는 것이 바람직하다. 상기 결정화는 비교적 저온에서 수행가능하고, 금속에 의한 오염이 적은 ELA 또는 SLS법을 사용하여 수행하는 것이 바람직하다. 그러나, 이 경우 상기 반도체층(20)은 표면돌기부로 인한 거친 표면을 가질 수 있다. 상기 반도체층(20)은 결정화 효율이 우수한 500Å 내지 600Å의 두께로 형성하는 것이 바람직하다.
상기 반도체층(20) 상에 게이트 절연막(30)을 형성한다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다. 상기 게이트 절연막(30)은 적절한 절연내압 특성 및 박막트랜지스터의 적절한 문턱전압 특성을 만족시킬 수 있는 두께로 형성하는 것이 바람직하다. 또한, 상기 게이트 절연막(30)은 상기 반도체층(20)의 표면돌기부를 완전히 덮을 수 있는 두께로 형성하는 것이 바람직하다. 상기 게이트 절연막(30)이 상기 반도체층(20)의 표면돌기부를 완전히 덮지 못하는 경우, 상기 반도체층(20)과 후속하는 공정에서 형성되는 게이트 전극간의 누설전류가 증가될 수 있다. 따라서, 상기 게이트 절연막(30)은 500내지 1000Å의 두께로 형성하는 것이 바람직하다.
이어서, 상기 게이트 절연막(30) 상에 상기 반도체층(20)의 중앙 소정부분을 차폐시키는 제 1 포토레지스트 패턴(90)을 형성하고, 상기 제 1 포토레지스트 패턴(90)을 마스크로 하여 상기 반도체층(20)에 이온을 고농도로 도핑한다. 이로써, 상기 반도체층(20)에는 소오스/드레인 영역(20a)이 형성된다. 상기 이온은 n형 또는 p형 이온일 수 있다. 상기 이온이 n형인 경우 8E14 내지 1E15ions/㎠의 도즈조건에서 도핑하는 것이 바람직하다.
상기 이온을 도핑하는 것은 10 내지 90keV 범위의 가속전압조건에서 수행하는 것이 바람직하다. 상기 가속전압이 90keV를 초과하는 경우 가속전압을 기판 전체에 균일하게 조절하는 것이 용이하지 않고, 10keV 미만인 경우 이온빔을 조절하는 것이 용이하지 않기 때문이다. 더욱 바람직하게는 상기 이온을 도핑하는 것은 80keV 이하의 가속전압조건에서 수행한다. 상기 최대 가속전압인 90keV 정도에서 상기 이온을 도핑하더라도 상기 게이트 절연막(30)의 두께로 인해 상기 소오스/드레인 영역(20a)에 도핑된 이온의 투사범위(Projected Range; Rp)는 상기 게이트 절연막(30)과 상기 반도체층(20) 사이의 계면(20U)에 위치한다.
도 1b 및 도 2를 참조하면, 상기 제 1 포토레지스트 패턴(도 1a의 90)을 제거하고, 상기 소오스/드레인 영역(20a)이 형성된 기판(10) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속으로 형성하는 것이 바람직하다. 더욱 바람직하게는 상기 게이트 도전막은 몰리브덴-텅스텐으로 형성한다.
상기 게이트 도전막 상에 상기 제 1 포토레지스트 패턴(90)에 비해 폭이 좁은 제 2 포토레지스트 패턴(미도시)을 형성한다. 상기 제 2 포토레지스트 패턴을 마스크로 하여 상기 게이트 도전막을 식각함으로써, 게이트 전극(40)을 형성한다. 상기 게이트 전극(40)을 마스크로 하여 상기 게이트 절연막(30)을 제 1 두께만큼 식각함으로써, 상기 게이트 전극(40) 주변에서 제 1 두께만큼 식각된 게이트 절연막(30)을 형성한다. 따라서, 상기 게이트 절연막(30)은 후속하는 공정에서 형성되는 LDD 영역(20b)상의 두께가 후속하는 공정에서 정의되는 채널 영역(20c) 상의 두께에 비해 제 1 두께만큼 낮다.
이어서, 상기 제 2 포토레지스트 패턴을 제거하고, 상기 게이트 전극(40)을 마스크로 하여 상기 반도체층(20)에 이온을 저농도로 도핑함으로써, 상기 반도체층(20)에 LDD영역(20b)을 형성함과 동시에 채널 영역(20c)을 정의한다. 결과적으로 상기 반도체층(20)은 상기 소오스/드레인 영역들(20a), 상기 소오스/드레인 영역들(20a) 사이에 위치한 채널 영역(20c) 및 상기 채널 영역(20c)과 상기 소오소/드레인 영역(20a) 사이에 위치하는 LDD 영역(20b)을 구비한다. 상기 LDD 영역(20b)을 형성하는 이온은 상기 소오스/드레인 영역(20a)을 형성하는 이온과 도전형이 같다.
상기 저농도 이온도핑에 있어, 상기 저농도는 절대적인 저농도를 의미하는 것이 아니라, 상기 고농도 이온도핑에 비해 상대적인 저농도를 의미한다. 따라서, 상기 LDD 영역(20b)을 형성하는 저농도 이온도핑은 상기 소오스/드레인 영역(20a)을 형성하는 고농도 이온도핑에 비해 100배 이하의 도즈 조건에서 수행할 수 있다. 구체적으로는 상기 LDD 영역(20b)을 형성하는 이온도핑은 1E13 내지 5E13 ions/㎠의 도즈 조건에서 수행하는 것이 바람직하다.
또한, 상기 LDD영역(20b)을 형성하는 이온도핑은 10 내지 90keV 범위의 가속전압조건에서 수행하는 것이 바람직하다. 상기 가속전압이 90keV를 초과하는 경우 가속전압을 기판 전체에 균일하게 조절하는 것이 용이하지 않고, 10keV 미만인 경우 이온빔을 조절하는 것이 용이하지 않기 때문이다. 더욱 바람직하게는 상기 LDD영역(20b)을 형성하는 이온도핑은 80keV 이하의 가속전압조건에서 수행한다. 이 때, 상기 LDD 영역(20b)에 도핑된 이온의 투사범위(Rp_LDD)는 상기 소오스/드레인 영역(20a)에서와 달리 상기 반도체층(20)의 표면으로부터 제 1 깊이에 위치할 수 있다. 이는 상기 LDD 영역(20b)을 형성하는 이온은 상기 제 1 두께만큼 식각된 게이트 절연막(30)을 통과하여 상기 반도체층(20)에 도핑되기 때문이다. 상기 제 1 깊이와 상기 제 1 두께는 그 크기가 같을 수 있다. 따라서, 상기 제 1 깊이를 최적화하는 것은 상기 제 1 두께를 조절함으로써 수행할 수 있다.
상기 제 1 깊이는 상기 반도체층(20)의 두께의 1/2인 것이 바람직하나, 이온 도핑시의 오차를 고려하여 상기 제 1 깊이는 하기 수학식 1을 만족하는 것이 바람직하다.
<수학식 1>
(상기 반도체층의 두께/2) - 100Å ≤ 제 1 깊이 ≤ (상기 반도체층의 두께/2) + 100Å
이로써, 상기 LDD 영역(20b)에 도핑된 이온은 상기 반도체층의 하부표면(20L) 즉, 상기 반도체층(20)과 상기 버퍼층(15) 사이의 계면에도 소정농도 이상 위치하도록 할 수 있다. 따라서, 박막트랜지스터의 채널 신뢰성을 향상시킬 수 있다.
도 3은 박막트랜지스터의 트랜스퍼(transfer) 특성을 나타낸 그래프이고, 도 4는 박막트랜지스터의 게이트 전압이 10V일 때의 드레인전류 특성을 나타낸 그래프이다. 도 3 및 도 4에 있어서, 참조부호 A는 본 발명의 실시예에 따라 LDD 영역에 도핑된 이온의 투사범위가 반도체층의 중앙부분에 위치하도록 제조된 제 1 박막트랜지스터(A)를 표시하고, 참조부호 B는 LDD 영역에 도핑된 이온의 투사범위가 반도체층의 상부표면에 위치하도록 제조된 제 2 박막트랜지스터(B)를 표시한다.
도 3을 참조하면, 상기 제 1 박막트랜지스터(A)는 상기 제 2 박막트랜지스터(B)에 비해 오프전류(F)가 낮다.
도 4를 참조하면, 상기 제 1 박막트랜지스터(A)는 상기 제 2 박막트랜지스터(B)에 비해 드레인전류(@게이트 전압 = 10V)가 더 높다.
따라서, 본 발명의 실시예에 따른 상기 제 1 박막트랜지스터(A)는 상기 제 2 박막트랜지스터(B)에 비해 채널 신뢰성이 개선됨과 동시에 아웃풋 특성이 개선됨을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, LDD 영역에 있어 도핑된 이온의 투사범위를 반도체층의 중앙부분에 위치시킴으로써 채널 신뢰성 뿐 아니라, 아웃풋 특성이 개선된 박막트랜지스터를 얻을 수 있다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 LDD 구조를 갖는 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도들이다.
도 2는 상기 도 1b의 P로 표시된 영역의 반도체층을 확대하여 나타낸 단면도이다.
도 3은 박막트랜지스터의 트랜스퍼(transfer) 특성을 나타낸 그래프이다.
도 4는 박막트랜지스터의 게이트 전압이 10V일 때의 드레인전류 특성을 나타낸 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 20 : 반도체층
20a : 소오스/드레인 영역 20b : LDD 영역
30, 31 : 게이트 절연막
Claims (10)
- 소오스/드레인 영역들, 상기 소오스/드레인 영역들 사이에 위치한 채널 영역 및 상기 채널 영역과 상기 소오소/드레인 영역 사이에 위치하는 LDD 영역을 구비하는 반도체층을 포함하고,상기 LDD 영역은 도핑된 이온의 투사범위(Projected Range; Rp)가 상기 반도체층의 표면으로부터 제 1 깊이에 위치하는 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 제 1 깊이는 하기 수학식 1을 만족하는 것을 특징으로 하는 박막트랜지스터.<수학식 1>(상기 반도체층의 두께/2) - 100Å ≤ 제 1 깊이 ≤ (상기 반도체층의 두께/2) + 100Å
- 제 1 항에 있어서,상기 반도체층은 ELA 법 또는 SLS 법을 사용하여 결정화된 것을 특징으로 하는 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층 상에 위치하고, 상기 LDD 영역 상의 두께가 상기 채널 영역 상의 두께에 비해 제 1 두께만큼 낮은 게이트 절연막; 및상기 게이트 절연막 상에 위치하는 게이트 전극을 더욱 포함하는 박막트랜지스터.
- 제 4 항에 있어서,상기 제 1 두께는 상기 제 1 깊이와 동일한 크기인 것을 특징으로 하는 박막트랜지스터.
- 기판;상기 기판 상에 반도체층을 형성하고;상기 반도체층 상에 게이트 절연막을 형성하고;상기 게이트 절연막 상에 게이트 전극을 형성하고;상기 게이트 전극 주변의 게이트 절연막을 제 1 두께만큼 식각하고;상기 게이트 전극을 마스크로 하여 상기 반도체층에 이온 도핑함으로써, 도핑된 이온의 투사범위(Projected Range; Rp)가 상기 반도체층의 표면으로부터 제 1 깊이에 위치하는 LDD영역을 형성하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 제 1 깊이는 하기 수학식 1을 만족하는 것을 특징으로 하는 박막트랜지스터의 제조방법.<수학식 1>(상기 반도체층의 두께/2) - 100Å ≤ 제 1 깊이 ≥ (상기 반도체층의 두께/2) + 100Å
- 제 6 항에 있어서,상기 제 1 두께는 상기 제 1 깊이와 동일한 크기를 갖는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 LDD 영역을 형성하는 이온 도핑은 80 내지 90keV의 가속전압조건에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 6 항에 있어서,상기 LDD 영역을 형성하는 이온 도핑은 1E13 내지 5E13ions/㎠의 도즈조건에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
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