KR100656492B1 - 엘디디 구조를 갖는 박막트랜지스터의 제조방법 - Google Patents

엘디디 구조를 갖는 박막트랜지스터의 제조방법 Download PDF

Info

Publication number
KR100656492B1
KR100656492B1 KR1020040046771A KR20040046771A KR100656492B1 KR 100656492 B1 KR100656492 B1 KR 100656492B1 KR 1020040046771 A KR1020040046771 A KR 1020040046771A KR 20040046771 A KR20040046771 A KR 20040046771A KR 100656492 B1 KR100656492 B1 KR 100656492B1
Authority
KR
South Korea
Prior art keywords
thin film
ldd region
film transistor
semiconductor layer
forming
Prior art date
Application number
KR1020040046771A
Other languages
English (en)
Other versions
KR20050121599A (ko
Inventor
최규환
김현규
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020040046771A priority Critical patent/KR100656492B1/ko
Publication of KR20050121599A publication Critical patent/KR20050121599A/ko
Application granted granted Critical
Publication of KR100656492B1 publication Critical patent/KR100656492B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

LDD 구조를 갖는 박막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하고, 상기 반도체층에 1.5E13 내지 5E13 ions/cm2의 도즈로 불순물을 도핑함으로써 LDD 영역을 형성하고, 상기 LDD 영역이 형성된 기판을 급속 열 어닐링법을 사용하여 열처리하는 것을 포함한다. 이로써, 적정한 LDD 영역의 면저항을 구현할 수 있고 더 나아가서 박막트랜지스터의 온 전류 및 전하이동도 특성을 향상시킬 수 있다.
박막트랜지스터, LDD, RTA, 도즈

Description

엘디디 구조를 갖는 박막트랜지스터의 제조방법{fabrication method of TFT having LDD structure}
도 1a 내지 1c는 본 발명의 일 실시예에 따른 LDD 구조를 갖는 박막트랜지스터의 제조방법을 공정단계 별로 설명하기 위한 단면도들이다.
도 2는 제조예 1 내지 4 및 비교예에 따른 박막트랜지스터들의 LDD 영역의 도즈에 대해 LDD 영역의 면저항을 나타낸 그래프이다.
도 3은 제조예 5, 6 및 비교예 2에 따른 박막트랜지스터들의 최초 온 전류값과 스트레스 인가 후의 온 전류값을 나타낸 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
10 : 기판 20 : 반도체층
20a : 소오스/드레인 영역 20b : LDD 영역
25 : 게이트 절연막 30 : 게이트 전극
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 엘디디 구조를 갖는 박막트랜지스터의 제조방법에 관한 것이다.
박막트랜지스터는 일반적으로 반도체층, 게이트 전극, 소오스 전극 및 드레인 전극을 구비하는데, 여기서 상기 반도체층은 소오스 영역, 드레인 영역 및 상기 소오스, 드레인 영역들 사이에 개재된 채널 영역을 구비한다. 또한, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
그런데, 상기 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 오프(off) 전류가 큰 단점이 있다. 이러한 다결정 실리콘 박막트랜지스터의 단점을 보완하기 위해, 다결정 실리콘 박막트랜지스터의 드레인 영역 즉, 고농도 불순물 영역(heavily doped region)과 채널 영역 사이에 저농도 불순물 영역(lightly doped region) 즉, LDD 영역을 형성하는 구조 즉, LDD(Lightly doped drain) 구조가 제안된 바 있다.
또한, 상기 LDD 영역을 형성하는 것은 쇼트 채널 효과(short channel effect; SCE)의 하나인 핫 캐리어 효과(hot carrier effect; HCE)를 억제하는데 효과적이다. 상기 핫 캐리어 효과는 박막트랜지스터의 신뢰성 특성을 저하시킨다. 일반적으로 박막트랜지스터의 신뢰성을 향상시키기 위해서 즉, 상기 핫 캐리어 효과를 억제하기 위해서는 상기 LDD 영역을 형성함에 있어서 주입하는 불순물의 도즈를 낮출 필요가 있다. 그러나, 상기 LDD 영역을 형성함에 있어 주입하는 불순물의 도즈를 낮추는 것은 활성화된 불순물의 감소를 유발하므로, 기생 채널 저항 즉, 상기 LDD 영역의 저항을 높여 박막트랜지스터의 성능 즉, 구동 전류의 감소를 초래한다. 따라서, 상기 핫 캐리어 효과를 적절하게 억제하면서도 구동전류의 감소를 초래하지 않는 적절한 LDD 영역의 도즈를 한정할 필요가 있다.
한편, 상기 반도체층에 고농도 불순물 영역과 LDD 영역을 형성한 후 열처리함으로써 상기 불순물 영역에 도핑된 불순물을 활성화한다. 이 때, 열처리법은 퍼니스 어닐링법 또는 급속 열 어닐링(Rapid Thermal Annealing; RTA)법일 수 있다. 그러나, 퍼니스 어닐링법은 온도 제약으로 인해 낮은 온도에서 실시해야하므로 불순물을 활성화하는데 한계가 있다. 따라서, 퍼니스 어닐링법으로 활성화하는 경우, 적절한 채널 저항을 갖기 위해서는 불순물의 도즈를 높여야 한다. 이는 박막트랜지스터의 신뢰성 특성에 악영향을 미칠 수 있다.
반면, RTA법은 고온에서 짧은 시간내에 열처리하여 행함으로써 불순물의 활성화율을 향상할 수 있으므로, 상기 퍼니스 어닐링법에 비해 낮은 도즈로도 비슷한 채널 저항을 구현할 수 있다. 이러한 RTA법을 사용하여 불순물을 활성화시킨 박막트랜지스터 제조방법이 일본 공개특허 번호 제 2001-102585호에 개시된 바 있으나, 본 공개공보에는 상기 RTA에 의한 활성화시 LDD 영역의 적정 채널 저항을 구현할 수 있는 저농도 불순물의 도즈에 대해서는 한정하고 있지는 않다.
본 발명이 이루고자 하는 기술적 과제는 LDD 영역을 형성하고 RTA법에 의해 활성화하는 경우 적정 채널 저항을 갖는 저농도 불순물 도즈를 한정함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 LDD 구조를 갖는 박 막트랜지스터의 제조방법을 제공한다. 상기 제조방법은 기판을 제공하고, 상기 기판 상에 반도체층을 형성하는 것을 포함한다. 상기 반도체층에 1.5E13 내지 5E13 ions/cm2의 도즈로 불순물을 도핑함으로써 LDD 영역을 형성한다. 상기 LDD 영역이 형성된 기판을 급속 열 어닐링법을 사용하여 열처리한다. 이로써, LDD 영역의 적정한 면저항을 구현함과 아울러서 박막트랜지스터의 바람직한 신뢰성 특성을 얻을 수 있다.
바람직하게는 상기 LDD 영역을 형성하기 위한 불순물의 도즈는 1.5E13 내지 2E13 ions/cm2이다. 상기 이온도핑은 이온주입법을 사용하여 수행할 수 있다.
상기 열처리는 600℃ 이상의 온도범위에서 수행할 수 있다. 바람직하게는 상기 열처리는 600 내지 720℃의 온도범위에서 수행한다.
상기 반도체층을 형성하는 것은 상기 기판 상에 비정질 실리콘막을 형성하고, 이를 결정화하는 것을 포함할 수 있다. 상기 결정화는 레이저 결정화법을 사용하여 수행할 수 있다. 상기 레이저 결정화법은 엑시머 레이저 어닐링법 또는 연속측면고상화법일 수 있다.
상기 LDD 영역을 형성하기 전에, 상기 반도체층 상에 게이트 절연막을 형성할 수 있다. 상기 게이트 절연막은 800 내지 1200Å의 두께를 갖는 것이 바람직하다. 상기 게이트 절연막 상에 게이트 전극을 형성할 수 있다. 이 경우, 상기 LDD 영역은 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 도핑함으로써 형성할 수 있다.
상기 LDD 영역을 형성하기 전에, 상기 반도체층에 소오스/드레인 영역을 형성할 수 있다. 상기 소오스/드레인 영역이 형성된 반도체층 상에 게이트 절연막을 형성할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 1c는 본 발명의 일 실시예에 따른 LDD 구조를 갖는 박막트랜지스터의 제조방법을 공정단계 별로 설명하기 위한 단면도들이다.
도 1a을 참조하면, 기판(10)을 제공한다. 상기 기판(10)은 유리, 석영, 사파이어 또는 플라스틱 기판일 수 있다. 상기 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막(silicon oxynitride) 또는 이들의 이중층으로 형성할 수 있다.
상기 버퍼층(15) 상에 반도체층(20)을 형성한다. 상기 반도체층(20)을 형성하는 것은 상기 버퍼층(15) 상에 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막을 레이저 결정화법 또는 고상결정화법을 사용하여 결정화함으로써 수행할 수 있다. 상기 레이저 결정화법의 일예로서 ELA(Excimer Laser Annealing)법 및 SLS(Sequential Lateral Solidification)법이 있다. 또한, 상기 고상결정화법의 일예로서 MIC(Metal Induced Crystallization) 및 MILC(Matal Induced Lateral Crystallization)법이 있다. 바람직하게는 상기 결정화는 상기 기판(10)에 미치는 열적 영향이 비교적 적고 금속에 의한 오염이 없을 뿐 아니라, 우수한 결정성을 구 현할 수 있는 레이저 결정화법을 사용하여 수행한다.
이어서, 상기 반도체층(20)을 불산 용액을 사용하여 표면처리하는 것이 바람직하다. 이로써, 상기 반도체층(20) 상에 형성된 자연산화막을 제거할 수 있다.
상기 자연산화막이 제거된 반도체층(20) 상에 게이트 절연막(25)을 형성한다. 상기 게이트 절연막(25)은 실리콘 질화막, 실리콘 산화막 또는 이들의 이중층으로 형성할 수 있다. 상기 게이트 절연막(25)은 적절한 절연내압 특성 및 박막트랜지스터의 적절한 문턱전압 특성을 만족시킬 수 있는 두께로 형성하는 것이 바람직하다. 또한, 상기 게이트 절연막(25)은 상기 반도체층(20)의 표면돌기부를 완전히 덮을 수 있는 두께로 형성하는 것이 바람직하다. 상기 게이트 절연막(25)이 상기 반도체층(20)의 표면돌기부를 완전히 덮지 못하는 경우, 상기 반도체층(20)과 후속하는 공정에서 형성되는 게이트 전극간의 누설전류가 증가될 수 있다. 따라서, 상기 게이트 절연막(25)은 800 내지 1200Å의 두께를 갖도록 형성할 수 있다.
상기 게이트 절연막(25) 상에 상기 반도체층(20)의 중앙부를 차폐시키는 포토레지스트 패턴(90)을 형성한다. 상기 포토레지스트 패턴(90)을 마스크로 하여 불순물을 도핑함으로써, 상기 반도체층(20)에 고농도 불순물 영역(20a) 즉, 소오스/드레인 영역(20a)을 형성한다.
도 1b를 참조하면, 상기 포토레지스트 패턴(도 1a의 90)을 제거하고, 상기 포토레지스트 패턴이 제거된 기판 상에 게이트 전극(30)을 형성한다. 상기 게이트 전극(30)을 마스크로 하여 불순물을 도핑함으로써, 상기 반도체층(20)에 저농도 불순물 영역(20b) 즉, LDD(lightly doped drain) 영역을 형성한다. 이와 동시에 상기 LDD 영역들 사이에는 채널 영역(20c)이 정의된다.
상기 LDD 영역(20b)을 형성함에 있어서, 불순물은 1.5E13 내지 5E13 ions/cm2의 도즈로 도핑된다. 바람직하게는 상기 불순물의 도즈는 1.5E13 내지 2E13 ions/cm2 일 수 있다.
상기 소오스/드레인 영역(20a) 및 상기 LDD 영역(20b)을 형성하는 불순물 도핑은 이온 임플란테이션법(Ion Implantation Method) 또는 이온 샤워링법(Ion Showering Method)을 사용하여 수행할 수 있다. 바람직하게는 비교적 저온에서 불순물 도핑이 가능한 이온주입법을 사용하여 수행한다. 상기 소오스/드레인 영역(20a) 및 상기 LDD 영역(20b)을 형성하는 불순물은 n형 불순물인 P(phosphorus) 또는 As(arsenic)일 수 있다. 이로써, NMOS 박막트랜지스터를 형성할 수 있다.
도 1c를 참조하면, 상기 LDD 영역(20b)이 형성된 기판 상에 상기 게이트 전극(30)을 덮는 층간절연막(35)를 형성한다. 상기 층간절연막(35)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성할 수 있다.
상기 층간절연막(35)이 형성된 기판을 급속 열 어닐링(rapid thermal annealing)법에 의해 열처리한다. 이러한 열처리로 인해 상기 반도체층에 도핑된 불순물은 상기 반도체층 내의 격자내에 들어가 실리콘(Si)과 공유결합을 함으로써 활성화된다. 급속 열 어닐링법은 짧은 시간내에 순간적으로 기판을 가열해주는 방법으로 비교적 고온에서 짧은 시간내에 열처리함으로써 상기 반도체층(20)에 도핑 된 불순물의 활성화율을 높일 수 있다. 따라서, 퍼니스 어닐링법에 비해 상기 LDD 영역(20b)을 형성함에 있어서, 불순물의 도즈를 감소시킬 수 있다. 이로써, 박막트랜지스터의 신뢰성 향상을 도모할 수 있다.
그러나, 급속 열 어닐링법을 사용하더라도 상기 LDD 영역(20b)을 형성하기 위한 불순물 도즈는 상기 LDD 영역의 면저항(sheet resistance ; Rs)에 의해 제한된다. 상기 LDD 영역의 면저항은 박막트랜지스터의 온 전류 및 전하이동도에 영향을 미치는 요소이다. 따라서, 상기 LDD 영역(20b)을 형성함에 있어서, 불순물의 도즈는 1.5E13 ions/cm2 이상이다. 이로써, 200㏀/□ 이하의 면저항을 갖는 LDD 영역을 형성할 수 있다. 결과적으로 박막트랜지스터의 온 전류 및 전하이동도 특성을 향상시킬 수 있다. 더 나아가서, 상기 LDD 영역의 불순물의 도즈 증가에 따라 발생할 수 있는 박막트랜지스터의 신뢰성 특성 악화를 효과적으로 방지하기 위해서는 상기 불순물의 도즈는 5E13ions/cm2 이하이다.
바람직하게는 상기 LDD 영역(20b)을 형성함에 있어서, 불순물의 도즈는 1.5E13 내지 2E13 ions/cm2이다. 이로써, 상기 LDD 영역(20b)의 면저항이 적정 면저항 범위인 100 내지 200㏀/□ 범위가 되도록 구현할 수 있을 뿐 아니라, 박막트랜지스터의 신뢰성 특성 악화를 더욱 효과적으로 방지할 수 있다.
한편, 상기 급속 열 어닐링은 상기 LDD 영역(20b)이 적절한 면저항을 갖을 수 있도록 600℃ 이상의 온도범위에서 수행하는 것이 바람직하다. 더 나아가서, 상기 급속 열 어닐링은 기판의 수축 및 팽창의 위험이 없는 720℃ 이하의 온도범위에 서 수행하는 것이 바람직하다.
이어서, 상기 층간절연막(35) 내에 상기 반도체층(20)의 소오스/드레인 영역들(20a)을 각각 노출시키는 소오스/드레인 콘택홀들을 형성한다. 상기 콘택홀들이 형성된 기판 상에 도전막을 적층하고 이를 패터닝함으로써, 상기 소오스/드레인 콘택홀들을 통해 상기 소오스/드레인 영역들(20a)과 각각 접속하는 소오스/드레인 전극들(40)을 형성한다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다. 하기 제조예 1 내지 4 및 비교예 1은 LDD 영역의 면저항을 측정하기 위한 박막트랜지스터의 제조예들이다.
<제조예 1>
기판 상에 비정질 실리콘막을 형성하였다. 상기 비정질 실리콘막을 엑시머 레이저 어닐링법을 사용하여 결정화하고, 패터닝함으로써 반도체층을 형성하였다. 상기 결정화된 반도체층을 불산 용액을 사용하여 표면처리하였다. 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 반도체층에 불순물을 도핑함으로써 소오스/드레인 영역을 형성하였다. 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물로서 P를 1.5E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성하였다. 상기 게이트 전극을 덮는 층간절연막을 형성하고, 상기 기판을 급속 열 어닐링법을 사용하여 650℃에서 60초간 열 처리하였다. 이어서, 상기 층간절연막 상에 상기 층간절연막을 관통하여 상기 고농도 불순물 영역과 접속하는 소오스/드레인 전극을 형성함으로써, 박막트랜지스터를 제조하였다.
<제조예 2>
상기 반도체층에 불순물로서 P를 2E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성한 것을 제외하고는 상기 제조예 1에 따른 박막트랜지스터와 동일한 방법으로 박막트랜지스터를 형성하였다.
<제조예 3>
상기 반도체층에 불순물로서 P를 3E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성한 것을 제외하고는 상기 제조예 1에 따른 박막트랜지스터와 동일한 방법으로 박막트랜지스터를 형성하였다.
<제조예 4>
상기 반도체층에 불순물로서 P를 5E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성한 것을 제외하고는 상기 제조예 1에 따른 박막트랜지스터와 동일한 방법으로 박막트랜지스터를 형성하였다.
<비교예 1>
상기 반도체층에 불순물로서 P를 1E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성한 것을 제외하고는 상기 제조예 1에 따른 박막트랜지스터와 동일한 방 법으로 박막트랜지스터를 형성하였다.
상기 제조예 1 내지 4 및 상기 비교예에 따른 박막트랜지스터들 각각의 LDD 영역의 면저항(sheet resistance; Rs)을 측정하였다. 상기 측정된 LDD 영역의 면저항을 상기 LDD 영역에 도핑된 도즈에 대해 도 2에 나타내었다.
도 2를 참조하면, 상기 제조예 1 내지 4에 따른 박막트랜지스터 즉, LDD 영역의 도즈가 1.5E13 ions/cm2 이상인 경우는 상기 비교예에 따른 박막트랜지스터 즉, LDD 영역의 도즈가 1E13 ions/cm2인 경우에 비해 LDD 영역의 면저항이 200 ㏀/□ 이하로 포화된 것으로 나타났으며, 면저항의 산포 또한 개선되었다. LDD 영역의 200 ㏀/□ 이하의 면저항은 박막트랜지스터의 온 전류 및 전하 이동도를 향상시킬 수 있다.
더 나아가서, LDD 영역의 면저항은 100 내지 200 ㏀/□인 것이 박막트랜지스터의 특성측면에서 적절한데, 이를 만족하는 LDD 영역의 도즈는 1.5E13 내지 2E13 ions/cm2 인 것으로 나타났다.
하기 제조예 5, 6 및 비교예 2는 신뢰성 특성을 살펴보기 위한 박막트랜지스터의 제조예들이다.
<제조예 5>
기판 상에 비정질 실리콘막을 형성하였다. 상기 비정질 실리콘막을 엑시머 레이저 어닐링법을 사용하여 결정화하고, 패터닝함으로써 반도체층을 형성하였다. 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 반도체층에 불순물을 도핑함 으로써 소오스/드레인 영역을 형성하였다. 상기 게이트 절연막 상에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물로서 P를 5E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성하였다. 상기 게이트 전극을 덮는 층간절연막을 형성하고, 상기 기판을 급속 열 어닐링법을 사용하여 650℃에서 60초간 열처리하였다. 이어서, 상기 층간절연막 상에 상기 층간절연막을 관통하여 상기 고농도 불순물 영역과 접속하는 소오스/드레인 전극을 형성함으로써, 박막트랜지스터를 제조하였다.
<제조예 6>
상기 반도체층에 불순물로서 P를 1E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성한 것을 제외하고는 상기 제조예 5에 따른 박막트랜지스터와 동일한 방법으로 박막트랜지스터를 형성하였다.
<비교예 2>
상기 반도체층에 불순물로서 P를 6E13 ions/cm2의 도즈로 도핑함으로써, LDD 영역을 형성한 것을 제외하고는 상기 제조예 5에 따른 박막트랜지스터와 동일한 방법으로 박막트랜지스터를 형성하였다.
상기 제조예 5, 6 및 상기 비교예 2에 따른 박막트랜지스터들 각각의 온 전류값(최초)을 측정하고, 온 전류값을 측정한 박막트랜지스터들에 17V의 직류 스트레스를 인가한 후, 다시 온 전류값(스트레스 인가 후)을 측정하였다. 상기 측정된 최초 온 전류값과 스트레스 인가 후 온 전류값을 상기 LDD 영역에 도핑된 도즈에 대해 도 3에 나타내었다.
도 3을 참조하면, 상기 제조예 5에 따른 박막트랜지스터(LDD 도즈; 5E13 ions/cm2) 및 상기 제조예 6에 따른 박막트랜지스터(LDD 도즈; 1E13 ions/cm2) 각각의 최초 온 전류값과 스트레스 인가 후의 온 전류값은 큰 차이를 보이지 않는다. 그러나, 상기 비교예 2에 따른 박막트랜지스터(LDD 도즈; 6E13 ions/cm2)의 최초 온 전류값과 스트레스 인가 후의 온 전류값은 상당한 차이를 보인다. 즉, 6E13 ions/cm2이상의 불순물을 도핑하여 LDD 영역을 형성하는 경우 박막트랜지스터의 신뢰성 특성이 악화됨을 알 수 있다. 따라서, 박막트랜지스터의 신뢰성 특성을 고려할 때, LDD 영역을 형성하기 위해 도핑되는 LDD영역의 도즈는 5E13 ions/cm2이하인 것이 바람직하다. 나아가서, LDD 영역의 도즈를 낮출수록 박막트랜지스터의 신뢰성 특성을 더욱 향상시킬 수 있다.
결과적으로, 적절한 LDD 영역의 면저항을 가지면서도 신뢰성 특성이 양호한 박막트랜지스터를 형성하기 위해서는 LDD 영역을 형성하는 불순물의 도즈는 1.5E13 내지 5E13 ions/cm2 인 것을 알 수 있다. 나아가서, LDD 영역을 형성하는 불순물의 도즈는 1.5E13 내지 2E13 ions/cm2 인 경우, LDD 영역의 면저항은 적정 면저항 범위인 100 내지 200㏀/□ 범위가 될 수 있고 박막트랜지스터의 신뢰성 특성을 더욱 향상시킬 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, LDD 영역을 형성하고 RTA법에 의해 활성화하는 경우에 있어서의 LDD 영역의 도즈를 한정함으로써, 적절한 LDD 영역의 면저항을 갖는 박막트랜지스터를 얻을 수 있고, 이로 인해 박막트랜지스터의 온 전류 및 전하이동도 특성을 개선할 수 있다. 더 나아가서, 박막트랜지스터의 신뢰성 특성 또한 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (13)

  1. 기판을 제공하고;
    상기 기판 상에 반도체층을 형성하고;
    상기 반도체층에 1.5E13 내지 5E13 ions/cm2의 도즈로 불순물을 도핑함으로써 LDD 영역을 형성하고;
    상기 LDD 영역이 형성된 기판을 급속 열 어닐링법을 사용하여 열처리하는 것을 포함하며,
    상기 반도체층을 형성하는 것은 상기 기판 상에 비정질 실리콘막을 형성하고, 이를 결정화하는 것을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 LDD 영역을 형성하기 위한 불순물의 도즈는 1.5E13 내지 2E13 ions/cm2인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제 1 항에 있어서,
    상기 도핑은 이온 주입법을 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 열처리는 600℃ 내지 720℃의 온도범위에서 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 결정화는 레이저 결정화법을 사용하여 수행하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 레이저 결정화법은 엑시머 레이저 어닐링법 또는 연속측면고상화법인 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 1 항에 있어서,
    상기 LDD 영역을 형성하기 전에, 상기 반도체층 상에 게이트 절연막을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 게이트 절연막은 800Å 내지 1200Å의 두께를 갖는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 제 9 항에 있어서,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 것을 더욱 포함하고,
    상기 LDD 영역은 상기 게이트 전극을 마스크로 하여 상기 반도체층에 불순물을 도핑함으로써 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 1 항에 있어서,
    상기 LDD 영역을 형성하기 전에, 상기 반도체층에 소오스/드레인 영역을 형성하는 것을 더욱 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 1 항에 있어서,
    상기 불순물은 n형 불순물인 것을 특징으로 하는 박막트랜지스터의 제조방법.
KR1020040046771A 2004-06-22 2004-06-22 엘디디 구조를 갖는 박막트랜지스터의 제조방법 KR100656492B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040046771A KR100656492B1 (ko) 2004-06-22 2004-06-22 엘디디 구조를 갖는 박막트랜지스터의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046771A KR100656492B1 (ko) 2004-06-22 2004-06-22 엘디디 구조를 갖는 박막트랜지스터의 제조방법

Publications (2)

Publication Number Publication Date
KR20050121599A KR20050121599A (ko) 2005-12-27
KR100656492B1 true KR100656492B1 (ko) 2006-12-11

Family

ID=37293724

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046771A KR100656492B1 (ko) 2004-06-22 2004-06-22 엘디디 구조를 갖는 박막트랜지스터의 제조방법

Country Status (1)

Country Link
KR (1) KR100656492B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100770269B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법

Also Published As

Publication number Publication date
KR20050121599A (ko) 2005-12-27

Similar Documents

Publication Publication Date Title
KR100265179B1 (ko) 반도체장치와 그의 제작방법
US7491591B2 (en) Thin film transistor having LDD structure
KR20020033373A (ko) 폴리실리콘 활성층을 포함하는 박막트랜지스터 및 제조 방법
JP2006093715A (ja) 薄膜トランジスタの製造方法
KR101131135B1 (ko) 박막 트랜지스터 및 그 제조방법
KR0167242B1 (ko) 게이트-드레인 중첩 소자의 제조 방법
KR20060062139A (ko) 이중 열처리에 의한 다결정 박막트랜지스터 제조방법
US10516058B2 (en) Low temperature polysilicon thin film transistor and preparation method thereof
JPH04196490A (ja) 薄膜トランジスタおよびその製造方法
KR100656492B1 (ko) 엘디디 구조를 갖는 박막트랜지스터의 제조방법
WO2019028934A1 (zh) 低温多晶硅薄膜晶体管及其制备方法
JP3374455B2 (ja) 薄膜トランジスタの製造方法
KR20040087500A (ko) 얕은 소오스/드레인 영역을 갖는 반도체 소자의 제조방법
KR100466397B1 (ko) 반도체 소자의 제조방법
KR101714613B1 (ko) 반도체 소자 및 이의 제조 방법
KR100274886B1 (ko) 박막 트랜지스터 및 그 제조방법
JP4364318B2 (ja) 半導体装置
KR100268865B1 (ko) 반도체 소자의 제조방법
KR100228334B1 (ko) 반도체 장치의 전계효과트랜지스터 제조방법
KR20050042630A (ko) 엘디디 구조를 갖는 엔모스 박막트랜지스터
KR100613279B1 (ko) 모스 트랜지스터 및 그 제조 방법
KR100600869B1 (ko) Ｌｄｄ 영역 및 ｇｏｌｄｄ 영역을 구비하는박막트랜지스터
KR100290879B1 (ko) 모스펫의 제조 방법
CN104835786B (zh) 一种制作半导体器件的方法
JPH07161974A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141128

Year of fee payment: 9