KR0167242B1 - 게이트-드레인 중첩 소자의 제조 방법 - Google Patents

게이트-드레인 중첩 소자의 제조 방법 Download PDF

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Abstract

본 발명은 다결정 실리콘 층의 게이트 전도선의 표면상에 실리사이드 층을 형성하여 그 게이트 전도선의 저항을 감소시킬 수 있고, 그 실리사이드층의 측면 하단부에 그 실리사이드층을 원하는 길이로 확장시켜 게이트와 소오스/드레인이 중첩된 영역의 하부에 기판내에 소오스/드레인 영역의 일부인 n-의 확산영역을 형성함으로써 그 n-의 확산영역의 도핑 농도 및 접합 깊이를 일정하게 하여 GOLD 트랜지스터의 전기적 특성을 균일하게 한다.

Description

게이트-드레인 중첩 소자의 제조 방법
제1도의 (a) - (e)는 종래의 게이트-드레인 중첩 소자를 제조하는 방법을 나타낸 공정도.
제2도는 본 발명의 실시예에 의한 게이트-드레인 중첩 소자를 나타낸 단면 구조도.
제3도의 (a) - (f)는 제2도의 게이트-드레인 중첩 소자의 제조 방법을 나타낸 공정도.
제4도의 (a) - (c)는 본 발명의 다른 실시예에 의한 게이트-드레인 중첩 소자의 제조 방법을 타나낸 공정도.
제5도의 (a) - (e)는 본 발명의 또 다른 실시예에 의한 게이트-드레인 중첩 소자의 제조 방법을 나타낸 공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 게이트 산화막
3 : 다결정실리콘 층 4 : 산화막
5 : 스페이서 7 : 게이트
8, 9 : 확산영역 11 : 기판
12 : 게이트 절연막 13 : 게이트 전도선
14 : 금속층 15 : 실리사이드 층
16, 18 : 확산영역 17 : 절연막
19 : 드레인/소오스 전극 25 : 스페이서
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 게이트-드레인 중첩 소자(gate-drain overlapped device: GOLD)의 다결정 실리콘의 게이트 전도선을 금속 실리사이드 층으로 에워싸게 함과 아울러 그 다결정 실리콘 게이트의 측벽 하부에 그 금속 실리사이드 층을 수평으로 확장시켜 그 확장된 금속실리사이드 층의 영역하의 기판 내에 저농도의 확산 영역을 정밀하게 형성할 수 있게 하는 게이트-드레인 중첩 소자의 제조 방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 모스 에프이티(MOS FET)의 게이트 길이가 급격히 축소되고 있는 데, 그 게이트의 길이가 0.5㎛이하로 축소되면 그 모스 에프이티의 신뢰성 및 항복내압이 저하되므로 그 모스 에프이티의 동작 전압이 재고되어야 함은 물론 그 모스 에프이티의 구조가 개선되어야 하는 필요성이 요구되었다.
이에 따라, 디디디(DDD: double diffused drain) 또는 엘디디(LDD: lightly doped drain)와 같은 드레인 엔지니어링 법(drain engineering method)이 모스 에프이티의 신뢰성을 향상시키기 위해 새롭게 제안되었으나 트랜스콘덕턴스(transconductance)와 항복전압사이의 트레이드 오프(tradeoff)가 있기 때문에 이 드레인 엔지니어링 법으로는 5V의 동작전압에서 모스에프이티의 높은 신뢰성과 좋은 성능이 얻어질 수가 없었다.
이는 드레인 엔지니어링 법이 n-확산영역의 길이(Ln)와 n-확산영역의 농도(Nd)만을 최적화하기 때문이다.
하지만, 게이트-드레인 중첩 길이가 소자의 특성을 제어하는 데 있어서 또 다른 중요한 변수로 인식되었기 때문에 게이트-드레인 중첩 소자(GOLD)의 구조가 트레이드 오프를 수반하지 않고 높은 신뢰성과 양호한 성능 및 높은 항복내압 등을 만족시킬 수 있는 최적의 구조인 것으로 제안되었다.
이 GOLD는 상기 엘디디가 약한 게이트-드레인 오버랩 효과를 이용하고 있는 데 반하여, 강한 게이트-드레인 오버랩 효과를 이용하고 있다.
이러한 GOLD의 하나인 역 티 엘디디(inverse T LDD: ITLDD)는 기존의 엘디디에서 약한 게이트-드레인 오버랩 효과로 인한 핫 캐리어 열과의 문제를 해결하고자 제안된 것이다.
한편, 이러한 GOLD의 향상된 신뢰도는 최적화된 게이트-드레인 중첩 길이를 가지며 중첩되는 게이트에 의하여 발생되는 수직 전자장으로 인하여 수평 전자장과 핫 캐리어 인젝션(injection)이 감소되는 것에 의하여 이루어 질 수 있다.
그러므로, GOLD는 게이트-드레인 중첩 길이를 최적화하도록 하는 정교한 중첩된 게이트 구조를 제조할 수 있었다.
이러한 ITLDD의 제조 방법을 제1도 (a) - (e)를 참조하여 설명하면 다음과 같다.
제1도 (a)에 도시한 바와 같이, 기판(1), 예를 들어 단결정 실리콘 기판상에 게이트 산화막(2)이 열산화법으로 성장된 후 그 게이트 산화막(2)상에 게이트전극으로 사용될 게이트 다결정실리콘 층(3)이 비교적 두꺼운 두께로 적층된다.
이어서, 그 다결정실리콘 층(3)상에 산화막(4)이 적층된다.
제1도(b)에 도시된 바와 같이, 감광막(도시 안됨)의 패턴이 상기 산화막(4)상에 형성된 후 그 감광막의 패턴이외의 영역의 산화막(4)이 선택적으로 식각된다. 계속하여, 그 감광막의 패턴이외의 영역의 다결정 실리콘 층(3)이 100 - 500Å의 비교적 얇은 두께로 남도록 건식 식각법으로 식각된다. 이어서, 그 감광막의 패턴이 제거된다. 이후, n-의 LDD를 형성하기 위하여 원래의 적층 두께를 유지하고 있는 다결정 실리콘 층(3)을 제외한 영역의 기판(1)내에 n형 불순물, 예를 들어 인을 적은 도우즈(dose)와 높은 에너지로 이온 주입한다.
제1도(c)에 도시된 바와 같이, 산화막이 제1도 (b)에 도시된 구조의 기판(1)의 전면에 화학증착법으로 적층된 후 에치백되어 그 산화막의 스페이서(5)가 원래의 적층 두께를 유지하고 있는 다결정 실리콘 층(3)의 측면상에 형성된다.
여기서, 스페이서(5)는 후 속의 공정에서 n+의 드레인/소오스를 형성하기 위한 이온주입을 오프셋(off set)하는 마스크로 작용하여 게이트와 드레인/소오스가 중첩되는 n-의 확산영역의 길이(Ln-)를 최적화하는 데 이용된다.
제1도 (d)에 도시된 바와 같이, 그 스페이서(5)로 마스킹되지 않은 영역의 비교적 얇은 두께의 다결정 실리콘 층(3)이 플라즈마 식각법으로 완전히 식각되어 다결정 실리콘의 게이트(7)가 역 T의 형태를 이루게 된다.
이후, n+의 드레인/소오스 영역을 형성하기 위하여 상기 다결정실리콘 게이트(7)를 제외한 영역의 기판(1)내에 n형 불순물, 예를 들어 비소를 많은 도우즈와 낮은 에너지로 이온주입된다.
제1도 (e)에 도시된 바와 같이, 기 이온 주입된 이온이 열처리법, 예를 들어 급속 열처리법으로 활성화되어 n+의 확산영역(8)과, 그 확산영역(8)주위를 에워싸는, n-확산영역(9)으로 각각 이루어지는 드레인/소오스 영역이 형성된다.
따라서, 상기 n+의 드레인/소오스 영역과 상기 게이트사이의 오프셋은 n+의 드레인/소오스 영역을 위한 이온주입이 역 T형태의 게이트(7)에 자기정합되므로 제거된다. 또한, 최적의 길이(Ln-)는 스페이서(7)의 폭에 의해 쉽게 설정된다.
그러나, 종래의 ITLDD의 제조방법에서는 n-의 확산영역이 형성될 영역의 게이트 산화막상에 얇은 두께의 다결정실리콘 층이 남도록 식각할 때 식각 공정의 특성상 기판의 위치 또는 기판별로 그 남게 되는 다결정 실리콘 층의 얇은 두께가 불균일하게 되므로 그 얇은 두께의 다결정 실리콘 층을 거쳐 기판에 n-의 LDD를 위한 이온주입을 실시한 후 그 이온주입된 이온을 활성화시키면 n-의 LDD의 도핑 농도 및 접합 깊이가 그 남게된 다결정실리콘 층의 불균일한 두께에 의해 일정하게 되지 않는 문제점이 있었다.
따라서, 종래의 ITLDD의 제조 방법에 의해 제조된 트랜지스터는 불균일한 전기적 특성을 나타내게 되었다.
또한, 종래의 ITLDD의 제조 방법에서는 소자의 치수가 작아짐에 따라 그 소자의 게이트의 저항이 증가하게 되는 것을 해결하기 위해 게이트와 드레인/소오스사이에 실리사이드 층을 형성하는 살리사이드(salicide) 공정을 진행할 수 없어 ITLDD 트랜지스터의 성능을 향상시키는 데 한계가 있는 것이다.
따라서, 본 발명의 목적은 다결정 실리콘의 게이트의 표면상에 금속 실리사이드 층을 형성함과 아울러 그 다결정실리콘의 게이트의 하측부에 확장된 실리사이드의 영역을 형성하여 치수가 축소된 소자의 게이트의 전도성을 향상시킬 수 있음과 아울러 게이트-드레인 중첩 길이를 효율적으로 제어할 수 있는 게이트-드레인 중첩 소자의 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 제1도전형의 기판상의 게이트 절연막상에 원하는 패턴의 게이트 전도선을 형성하는 단계와, 그 게이트전도선을 포함한 상기 기판상에 제1도전층을 적층하는 단계와, 상기 게이트 전도선을 제외한 영역의 상기 기판내에 제2도전형의 불순물을 제1이온주입하는 단계와, 상기 제1도전층을 제2도전층으로 변환시킨 후 그 제2도전층의 패턴을 형성하는 단계와, 상기 제2도전층의 패턴의 측면에 절연막의 스페이서를 형성하는 단계와, 상기 제2도전층의 패턴을 제외한 영역의 상기 기판내에 제2도전형의 불순물을 제2이온주입하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 의한 게이트-드레인 중첩 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제2도를 참조하면, 게이트-드레인 중첩 소자는 기판(11)과, 그 기판(11)상에 형성된 게이트 절연막(12)과, 그 게이트 절연막(12)의 원하는 영역상에 형성되는 다결정 실리콘 층의 게이트 전도선(13)과, 그 게이트 전도선(13)의 표면을 에워쌈과 동시에 그 게이트 전도선(13)의 하측부에 확장된 영역을 갖는 실리사이드 층(15)으로 이루어진 게이트와, 상기 확장된 영역의 실리사이드 층(15)의 하부의 기판(11)내에 형성된 n-의 확산영역(16)과 그 확산영역(16)의 외측부에 각각 접하며 상기 게이트를 제외한 영역의 기판(11)내에 형성되는 N+의 확산영역(18)으로 이루어지는 드레인/소오스 영역을 갖는다.
이와 같이 구성되는 게이트-드레인 중첩 소자의 제조 방법을 제3도 (a) -(f)를 참조하여 설명하면 다음과 같다.
제3도(a)를 참조하면, 먼저, 열산화법을 이용하여 기판(11), 예를 들어 제1도전형인 p형의 웰(도시 안됨)이 형성된 단결정 실리콘 기판의 표면상에 게이트 절연막(12), 예를 들어 산화막을 100Å의 두께로 성장시킨다.
이어서, 다결정 실리콘 층을 2000Å의 두께로 정측한 후 통상의 사진식각법을 이용하여 그 다결정 실리콘 층의 게이트 전도선(13)의 패턴을 형성한다.
제3도 (b)를 참조하면, 금속유기 화학증착법을 이용하여 제3도(a)의 구조의 기판(11)의 전면상에 금속층(14), 예를 들어 Ti, Co, Mo, Ta, ni, W 등의 고융점 금속층을 500Å의 두께로 적층한다. 이후, n-의 LDD를 형성하기 위하여 상기 게이트 전도선(13)을 제외한 영역의 기판(11)내에 제2도전형인 n형의 불순물, 예를 들어 인을 2.4 E13 ions/㎠의 도우즈와 60keV의 에너지로 이온주입한다.
제3도 (c)에 도시된 바와 같이, 상기 금속층(14)의 전면내에 수소를 이온주입하여 상기 금속층(14)의 입계를 패시베이션한다.
여기서, 상기 금속층(14)을 패시베이션하는 방법으로는 수소 플라즈마 처리법, 질소 이온주입법, 질소 플라즈마 처리법 또는 질소 열처리법중 어느 것이라도 무방하다.
제3도 (d)에 도시된 바와 같이, 그 금속층(14)을 불활성 분위기와 500 - 800℃의 온도에서 열처리하여 실리사이드 층(15)을 형성함과 아울러 n-의 LDD를 위해 이온 주입된 이온을 활성화하여 n-의 확산영역(16)을 게이트 전도선(13)을 제외한 영역의 기판(11)내에 형성한다.
이를 좀 더 상세히 언급하면, 상기 금속층(14)의 물질에 따라 상기 금속층(14)을 실리사이드화하기 위한 열처리 온도를 각각 다르게 하면서 열처리 시간을 조절하여 상기 금속층(14)을 그 금속층(14)의 두께만큼 실리사이드 층(15)으로 반응시킨다.
이 때, 상기 게이트 전도선(13)의 양측면의 하단부에서 수평 방향으로 금속층(14)의 두께의 거리이상 떨어진 상기 금속층(14)의 영역은 아직 실리사이드 층(15)으로 반응하지 않고 원래의 금속층(14)의 상태로 남아 있게 된다.
이후, 원래의 상태로 남아 있던 금속층(14)의 영역을 계속하여 열처리를 실시함에 따라 상기 실리사이드 층(15)이 수평의 방향으로 원하는 길이 만큼 확장하여 실리사이드 오프 셋을 형성하게 된다.
한편, 게이트 전도선(13)의 다결정 실리콘 층의 실리콘 원자가 그 다결정 실리콘 층에 접한 금속층(14)내로 확산하여 금속 실리사이드 층을 형성할 수 있도록 하는 금속층(14)의 물질은 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W 등이며, 금속층(14)의 원자가 그 금속층(14)에 접한 다결정 실리콘 층내로 확산하여 금속 실리사이드 층을 형성할 수 있도록 하는 금속층의 물질은 Co, Ni, Pd, Pt 등이다.
따라서, 본 발명의 경우, Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W 등이 수평으로 과도 성장 오프셋된 실리사이드 층의 길이를 제어하는 데 유리하다.
제3도(e)에 도시된 바와 같이, 실리사이드화되지 않은 영역의 금속층(14)을 습식 식각법으로 제거하여 게이트 전도선(13)의 상부면 및 좌, 우측면상에 형성된 실리사이드 층과, 그 실리사이드 층의 좌, 우 측면의 하단부를 따라 수평으로 확장된 실리사이드 층이 일체형으로 이루어진 실리사이드 층(15)을 남게 한다.
이후, n+의 드레인/소오스 영역을 형성하기 위해 상기 실리사이드 층(15)을 제외한 영역의 기판(11)내에 제2도전형인 n형 불순물, 예를 들어 비소를 5.0 X E15 ions/㎠의 도우즈와 40KeV의 에너지로 이온주입한다.
제3도(f)에 도시된 바와 같이, 제3도 (e)의 구조의 기판(11)의 전면상에 절연막(17)을 적층한 후 상기 기판(11)을 열처리하여 상기 이온주입된 비소 이온을 활성화시킴으로써 n+의 드레인/소오스 영역을 위한 확산영역(18)을 각각 형성한다.
따라서, 드레인/소오스 영역은 실리사이드 층의 오프셋된 영역의 하부의 기판(11)내에 형성된 n-의 확산영역(16)과, 그 n-의 확산영역(16)에 외접하며 실리사이드 층의 영역을 제외한 영역의 하부의 기판(11)내에 형성된 n+의 확산영역(18)으로 이루어진다.
이후, 통상의 기술을 이용하여 상기 절연막(16)의 콘택홀을 거쳐 상기 드레인/소오스 영역의 n+의 확산영역(18)에 전기적으로 접촉하는 드레인/소오스 전극(19)을 각각 형성한다.
이하, 본 발명의 다른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제4도 (a)를 참조하면, 먼저, 제3도 (a)의 제조 공정과 동일한 공정을 실시한 후 n-의 LDD를 형성하기 위하여 상기 게이트 전도선(13)을 제외한 영역의 상기 기판(11)내에 n형 불순물, 예를 들어 인을 2.4 E13 ions/㎠ 의 도우즈와 40keV의 에너지로 이온주입한다.
제4도 (b)에 도시된 바와 같이, 제3도 (b)의 제조공정과 동일한 공정으로 제4도(a)의 구조의 기판(11)의 전면상에 금속층(14)을 500Å의 두께로 적층한다. 이후, 상기 금속층(14)의 전면내에 수소를 이온주입하여 상기 금속층(14)의 입계를 패시베이션한다.
제4도 (c)에 도시된 바와 같이, 제3도 (d), (e) 및 (f)의 제조공정과 동일한 공정을 실시한다.
이하, 본 발명에 의한 또 다른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
제5도 (a)를 참조하면, 먼저 제4도 (a) 및 (b)의 제조 공정과 동일한 공정을 실시한다.
제5도 (b)를 참조하면, 제3도 (d)의 제조 공정과 동일한 공정을 실시한다.
제5도 (c)를 참조하면, 절연막, 예를 들어 산화막을 제5도 (b)의 구조의 기판(11)의 전면상에 적층하고나서 그 절연막을 에치백하여 상기 실리사이드 층(15)의 측면에 절연막의 스페이서(25)를 형성한다.
제5도 (d)를 참조하면, 실리사이드화되지 않은 영역의 금속층(14)을 습식 식각법으로 제거하여 게이트 전도선(13)의 상부면 및 측면상에 형성된 실리사이드층과, 그 실리사이드 층의 측면의 하단부를 따라 수평으로 확장된 실리사이드 층이 일체형으로 이루어진 실리사이드 층(15)을 남게 한다.
이후, 상기 실리사이드 층(15)을 제외한 영역의 기판(11)내에 n형의 불순물, 예를 들어 비소를 5.0 X E15 ions/㎠ 의 도우즈와 40KeV의 에너지로 이온주입한다.
제5도 (e)를 참조하면, 제3도 (f)의 제조 공정과 동일한 공정을 실시한다.
한편, 상기 게이트 전도선(13)과 금속층(14)이 형성된 상태에서 n-의 확산영역(16)을 형성한 후 제5도(b), (c), (d) 및 (e)의 제조 공정과 동일한 공정을 실시할 수도 있음은 자명하다.
또한, 상기 금속층(14)을 실리사이드 층(15)으로 반응시키지 아니한 상태에서 제5도 (c), (d) 및 (e)의 공정과 동일한 공정을 실시할 수도 있음은 자명하다.
이상에서 살펴 본 바와 같이, 본 발명은 다결정 실리콘 층의 게이트 전도선의 표면상에 실리사이드 층을 형성하여 그 게이트 전도선의 저항을 감소시킬 수 있다.
또한, 본 발명은 그 실리사이드 층의 측면 하단부에 실리사이드 층을 원하는 길이로 확장시켜 게이트와 소오스/드레인이 중첩된 영역의 하부의 기판내에 소오스/드레인 영역의 일부인 n-의 확산영역을 일정한 도핑 농도 및 접합 깊이로 형성될 수 있음으로써 GOLD 트랜지스터의 전기적 특성을 균일하게 할 수 있다.

Claims (2)

  1. 제1도전형의 기판상에 게이트 절연막을 형성하여, 그 게이트 절연막 상에 게이트 전도선을 형성하는 단계와, 그 게이트 전도선을 포함한 상기 기판의 전면상에 제1도전층을 형성하는 단계와, 상기 제1도전층에 수소이온 또는 질소 이온으로 1차 이온주입하는 단계와, 상기 제1도전층을 열처리하여 제2도전층으로 변환시킨 후 상기 게이트 전도선을 피복하여 상기 게이트 절연막 상면부위까지 확장된 제2도전층의 패턴을 형성하는 단계와, 상기 제2도전층의 패턴의 측면에 절연막의 스페이서를 형성하는 단계와, 상기 제2도전층의 패턴이외의 타영역의 기판내에 제2도전형의 불순물을 2차 이온주입하는 단계를 순차수행하는 과정으로 이루어진 것을 특징으로 하는 게이트-드레인 중첩 소자의 제조 방법.
  2. 제1항에 있어서, 상기 제2도전층의 패턴이외의 타영역의 상기 제1도전층을 제거한 후 상기 2차 이온주입을 실시하는 것을 특징으로 하는 게이트-드레인 중첩 소자의 제조 방법.
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