KR100275717B1 - 다결정 실리콘 박막 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 실리사이드 형성을 이용한 오프-셋형 다결정 박막 트랜지스터(polysilicon thin film transistor; p-Si TFT)의 제조 방법에 관한 것으로, 오프-셋 영역의 폭을 1㎛ 이하의 짧은 폭으로 제어함으로써, 오프-셋 영역 폭의 촉소는 드레인 쪽의 인가 전압을 완화시키고, 저농도의 이온 영역 배열에 따른 병렬 저항의 증가 및 오브랩 캐패시턴스의 바이어스 전압 의존등의 효과를 가져와 누설 전류의 감소와 외부 인가 전압의 변화에 대한 반응 특성을 높인다. 1㎛ 이하의 구조를 가지는 소자로 구성된 고속 회로에서의 병렬 저항 증가와 오브랩 캐패시턴스는 소자 및 회로의 성능에 가장 큰 영향을 주는 요소이므로, 본 발명에 의한 1㎛이하의 오프-셋 영역의 폭을 조절할 수 있음은 트랜지스터 제조에 있어서 커다란 도움이 되는 것이다.
또한, 종래의 공정 방법으로는 해결하기 어려운 소자의 전기적 응답 특성 개선과 다결정 실리콘 게이트 만을 사용할 때 보다 실리사이드 게이트로 대체되면서 저항이 줄어서 게이트 인가 전압에 대한 부담을 감소시키는 효과가 있다.
Description
제1도는 종래의 오프-셋형 다결정 실리콘 박막 트랜지스터의 수직 단면도.
제2도 내지 제6도는 본 발명에 따른 오프-셋형 다결정 실리콘 박막 트랜지스터의 공정 단계별 수직 단면도로서, 제2도는 실리사이드 형성용 금속층 형성 단계이며, 제3도는 이온 주입 및 열처리에 의한 실리사이드 형성 단계이며, 제4도는 실리사이드 형성 후 잔여 금속 제거 단계이며, 제5도는 제2차 이온 주입으로 오프-셋 구조를 형성하는 단계이다.
제6도는 열처리에 의한 실리사이드 형성후의 게이트층 및 금속층의 조성 변화 두게 비교도.
* 도면의 주요부분에 대한 부호의 설명
1 : 활성층 2 : 소오스(n+)
3 : 절연막(SiO2) 4 : 감광성 수지
5 : 게이트 6 : 드레인(n+)
7 : 오프-셋(off-set) 영역 8 : 금속층
9 : 잔여 금속층 10 : 실리사이드
11 : 오프-셋 길이 12, 14 : 오프-셋 영역(n+)
13 : 소오스 15 : 드레인
100 : 기판
본 발명은 다결정 박막 트랜지스터(polysilicon thin film transistor; p-Si TFT)의 제조 방법에 관한 것으로, 특히 쇼트 채널 MOSFET의 쇼트 채널의 효과작 작고, 누설 전류가 작아, 구동 회로 일체형 액정 표시 장치(LCD; Liquid Crystal Display)등에 많이 응용되는 오프-셋형 박막 트랜지스터에 대해 실리사이드 형성을 이용한 것이다.
제1도는 종래의 오프-셋형 다결정 실리콘 박막 트랜지스터의 수직 단면도이다.
여기서 제1도에 도시된 종래의 오프-셋형 다결정 실리콘 박막 트랜지스터의 구조를 살펴보면, 기판(100) 상면에 다결정 실리콘층(활성층;1)이 형성되어 있다. 이 활성층의 양단에는 도펀트(n+)가 주입된 소오스 영역(2) 및 드레인 영역(6)이 마련되고, 이 소오스 및 드레인 영역에 인접하여 누설 전류 억제를 위한 저농도로 도핑된 영역(n-;7)이 있어서 누설전류를 줄이도록 되어있다. 그리고 활성층 상면에는 게이트 산화막(3)을 개재한 게이트(5)가 마련되어 있다.
한편 이상과 같은 구조의 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법은 다음과 같다.
먼저 제1도에 도시된 바와 같이 게이트(5)에 감광막(포토레지스터;4)을 선택적으로 도포한 다음(마스크 형성), 고농도의 이온(도펀트)으로 1차 이온 주입 공정을 행하여 활성층 내에 소오스 및 드레인 영역을 형성한다.
그 다음으로 감광막을 제거하고 또 다른 마스크를 형성하여 저농도의 이온으로 2차 이온 주입 공정을 실시하여 오프-셋 영역(n;7)을 형성하고 마스크를 제거하여 오프-셋형 다결정 실리콘 박막 트랜지스터를 완성한다.
이상 설명한 바와 같이, 종래의 제조 방법은, 오프-셋 구조의 다결정 실리콘 박막 트랜지스터를 제조함에 있어, 감광성 수지를 도포하여 오프-셋 영역을 마스킹하고 이온을 주입하는 방식을 취한다. 이 경우 통상 감광성 수지 즉, 마스킹 물질은 1.2㎛ 정도인데, 마스킹 물질은 적어도 1㎛ 이상이다. 따라서, 오프-셋 영역(7)의 폭(1)은 적어도 1㎛ 이상으로 형성될 수 밖에 없다. 또한 감광성 수지 도포후 패턴 에칭 과정에서 감광성 수지 양편의 모양이 비대칭적으로 형성되기 쉬운 까닭에 오프-셋 구조가 대칭적 구조에 비해 전기적 변수에 대한 특성 변화가 불리한 비대칭적 구조를 가진다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 개선하고자 창안된 것으로, 오프-셋 영역의 폭을 조절할 수 있는 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여 본 발명에 따른 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법은, 기판 상면에 다결정 실리콘층을 성장시키고 식각하여 소정 폭의 활성층을 형성하고, 상기 활성층 상면에 게이트 절연층을 형성하며, 상기 게이트 절연층 상면에 다결정 실리콘층을 형성한후 식각하여 게이트를 형성하는 성장 단계와, 상기 성장 단계에서 형성된 상기 게이트 및 게이트 절연층 상면에 금속을 증착시키고 상기 게이트 주위의 금속만 실리사이드 형성용으로 남기고 나머지 금속은 식각하여 제거하는 금속층 형성 단계와, 상기 금속층 형성 단계에서 형성된 금속층을 마스크로 하여 고농도의 이온을 주입하여 상기 활성층의 양쪽에 소오스 및 드레인 영역을 형성하는 제1이온 주입 단계와, 상기 제1이온 주입 단계에서 형성된 소오스 및 드레인 영역으로 부터 채널 쪽으로 형성되는 오프-셋 영역의 폭을 조절할 수 있도록 하는 실리사이드의 생성 두께를 결정하며, 이 실리사이드를 생성시키는 상기 다결정 실리콘 게이트층과 상기 금속층의 화학 반응이 일어날 수 있도록 하여 주는 열처리 단계와, 상기 열처리 단계에서 실리사이드를 형성시키고 남은 금속층을 제거하는 식각 단계와, 상기 식각 단계에서 제거된 금속층의 두께 만큼의 오프-셋 영역을 형성하도록 저농도의 이온을 주입하는 제2이온 주입 단계를 구비하는 것을 특징으로 한다.
이하 실시예를 제2도 내지 제6도를 참조하면서 설명한다.
본 발명의 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법은 실리사이드 형성시 생성되는 실리사이드는 그 부피가 균일하게 일정한 비율로 팽창한다는 사실을 응용한 것이다.
먼저 제5도를 참조하면서 실시예의 오프-셋형 다결정 실리콘 박막 트랜지스터의 구조를 살펴보면, 기판(100) 상면에 다결정 실리콘의 활성층(1)이 형성되고, 이 활성층(1)에는 일정 간격을 두고 고농도(n+)로 이온(도펀트)이 주입된 소오스(12) 및 드레인(15) 영역과, 저농도(n-)로 이온이 주입되어 형성된 오프-셋 영역(13;14)으로 이루어져 있다. 여기서 저농도의 오프-셋 영역(n-;13;14)은 턴-오프 누설전류를 줄이는 역할을 한다.
그리고 활성층의 상면에는 게이트 절연층(3)이 형성되어 있으며, 이 게이트 절연층 상면에는 게이트(5;10)가 형성되어 있다.
한편 이상과 같은 구조의 실리사이드 형성을 이용한 오프-셋형 다결정 실리콘 박막 트랜지스터를 제조 하는 방법은, 먼저 제2도에 도시된 바와 같이, 기판(100) 상면에 다결정 실리콘층을 형성한 후 식각하여 활성층(1)을 형성하고, 이 활성층 상면을 산화시켜 게이트 절연층(3)을 형성하며, 또한 이 게이트 절연층 상면에 다결정 실리콘을 적층하고 식각하여 게이트(5)를 형성한다(성장 단계). 그리고 위의 성장 단계의 공정을 마친 기판에 실리사이드 형성용 금속을 증착시키고 식각하여 게이트와의 화학 반응으로 실리사이드를 형성하는 금속층을 게이트 주변에만 남기고 나머지를 제거한다(금속층 형성 단계). 이때 금속층의 두께는 기존에 형성된 오프-셋 폭(1)과 조정하고자 하는 새로운 오프-셋 폭(m)을 고려하여 정해야 한다. 실리사이드가 형성되는 금속별 자료에 따라 두께는 정해진다.
다음으로 제3도에 도시된 바와 같이 고농도의 도펀트(n+이온)를 위의 금속층 형성 단계에서 형성된 금속층(8)을 마스크로 하여 고농도의 이온을 주입하여 활성층의 양쪽에 소오스 영역(2) 및 드레인 영역(6)을 형성한다(제1이온 주입 단계).
다음으로 위의 소오스 및 드레인 영역으로 부터 채널 쪽으로 저농도의 이온으로 오프-셋 영역을 형성하게 되는데, 이 오프-셋 영역을 형성하는 저농도의 이온 주입을 행하기 전에 그 폭을 조절할 수 있도록 하는 실리사이드의 생성 두께를 결정하여, 이 실리사이드를 생성시키는 상기 다결정 실리콘 게이트층(5)과 상기 금속층(8)의 화학 반응이 일어날 수 있도록 열처리 한다(열처리 단계). 이와 같이 열처리 온도와 시간에 따라서도 실리사이드 두께가 변하므로 실리사이드 형성 조건으로 오프-셋의 폭을 조절할 수도 있다.
다음으로 제4도에 도시된 바와 같이, 열처리 단계에서 실리사이드(10)를 형성시키고 남은 금속층(9)을 제거한다(식각 단계). 여기서 다결정 실리콘 게이트 위에 실리사이드가 형성된 복합 구조의 게이트가 만들어 진다. 다결정 실리콘층 두께와 금속층의 두께를 (표1에 따라 구성한 경우는 완전한 실리사이드 게이트를 형성한다. 실리사이드 형성용 금속으로 Ti을 사용하고, 도가니 온소 섭시 700도에서 30분 내지 60분간 열처리 한 후 RTP(rapid thermal anneal; 섭시700도에서 3분 이내)처리 한 경우의 막의 두께 변화가 제6도에 도시되어 있다. 다결정막 5000Å위에 Ti 금속막 5000Å을 증착시킨 후 위의 조건으로 열처리하면 약 7000∼10000Å의 실리사이드가 형성된다.
다음에 제5도에 도시된 바와 같이, 식각 단계에서 제거된 금속층(9)의 두께 만큼의 오프-셋 영역을 형성하도록 저농도의 이온(n-)을 주입하여 소자를 완성한다(제2이온 주입 단계). 따라서 기존의 오프-셋 폭(1)보다 작은 오프-셋 영역(m)이 만들어 진다.
[표 1]
이상 설명한 바와 같은 방법으로, 오프-셋 영역의 폭을 1㎛ 이하의 짧은 폭으로 제어할 수 있음으로써, 오프-셋 영역 폭의 축소는 드레인 쪽의 인가 전압을 완화시키고, 저농도의 이온 영역 배열에 따른 병렬저항의 증가 및 오브랩 캐패시턴스의 바이어스 전압 의존등의 효과를 가져와 누설 전류의 감소와 외부 인가 전압의 변화에 대한 반응 특성을 높인다. 1㎛ 이하의 구조를 가지는 소자로 구성된 고속 회로에서의 병렬 저항 증가와, 오브랩 캐패시턴스는 소자 및 회로의 성능에 가장 큰 영향을 주는 요소이므로, 본 발명에 의한 1㎛이하의 오프-셋 영역의 폭을 조절할 수 있음은 트랜지스터 제조에 있어서 커다란 도움이 되는 것이다.
또한, 종래의 공정 방법으로는 해결하기 어려운 소자의 전기적 응답 특성 개선과 다결정 실리콘 게이트 만을 사용할 때 보다 실리사이드 게이트로 대체되면서 저항이 줄어서 게이트 인가 전압에 대한 부담을 감소시키는 효과가 있다.
Claims (3)
- 기판 상면에 다결정 실리콘층을 성장시키고 식각하여 소정 폭의 활성층을 형성하고, 상기 활성층 상면에 게이트 절연층을 형성하며, 상기 게이트 절연층 상면에 다결정 실리콘층을 형성한후 식각하여 게이트를 형성하는 성장 단계와, 상기 성장 단계에서 형성된 상기 게이트 및 게이트 절연층 상면에 금속을 증착시키고 상기 게이트 주위의 금속만 실리사이드 형성용으로 남기고 나머지 금속은 식각하여 제거하는 금속층 형성 단계와, 상기 금속층 형성 단계에서 형성된 금속층을 마스크로 하여 고농도의 이온을 주입하여 상기 활성층의 양쪽에 소오스 및 드레인 영역을 형성하는 제1이온 주입 단계와, 상기 제1이온 주입 단계에서 형성된 소오스 및 드레인 영역으로 부터 채널 쪽으로 형성되는 오프-셋 영역의 폭을 조절할 수 있도록 하는 실리사이드의 생성 두께를 결정하며, 이 실리사이드를 생성시키는 상기 다결정 실리콘 게이트층과 상기 금속층의 화학 반응이 일어날 수 있도록 하여 주는 열처리 단계와, 상기 열처리 단계에서 실리사이드를 형성시키고 남은 금속층을 제거하는 식각 단계와, 상기 식각 단계에서 제거된 금속층의 두께 만큼의 오프-셋 영역을 형성하도록 저농도의 이온을 주입하는 제2이온 주입 단계를 구비하는 것을 특징으로 하는 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조방법.
- 제1항에 있어서, 금속층과 다결정 실리콘 게이트의 두께를 조절하여 오프-셋 영역의 폭을 1㎛이하로 조절할 수 있는 점에 특징이 있는 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법.
- 제1항에 있어서, 실리사이드 형성용 금속으로 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W, Fe, Co, Ni, Pb, Pt로 이루어진 그룹중 어느 하나의 금속을 사용하는 것을 특징으로 하는 오프-셋형 다결정 실리콘 박막 트랜지스터의 제조 방법.
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