KR100382455B1 - 박막트랜지스터의제조방법 - Google Patents
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Abstract
본 발명은 P-Si TFT-LCD(Poly Silicon Thin Film Transistor-Liquid Crystal Display)에 관한 것으로, 특히 채널영역과 소오스/드레인영역의 다결정실리콘 두께를 조절하여 전기적 특성을 향상시키고 소자특성의 재현성에 적당하도록 한 다결정실리콘 박막트랜지스터의 제조방법에 관한 것이다.
본 발명의 목적을 달성하기 위한 박막트랜지스터의 제조방법은 기판상에 양끝단은 두꺼우면서 그사이 영역은 얇은 진성반도체층으로 활성층을 형성하는 공정과, 상기 전면에 게이트절연막을 형성하는 공정과, 상기 활성층의 얇은 영역에 선택적으로 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 절연막을 제거하는 공정과, 상기 전면에 불순물이온주입으로 상기 얇은 활성층에는 채널 및 LDD영역과, 상기 두꺼운 활성층에는 소오스/드레인영역을 동시에 형성하는 공정과, 상기 전면에 층간절연막을 형성하는 공정과, 상기 소오스/드레인영역에 선택적으로 상기 층간절연막을 제거하여 콘택홀을 형성하는 공정과, 상기 콘택홀에 소오스/드레인 배선용 전극을 형성하는 공정을 포함하여 형성됨을 특징으로 한다.
Description
본 발명은 P-Si TFT-LCD(Poly Silicon Thin Film Transistor-Liquid Crystal Display)에 관한 것으로, 특히 활성층과 소오스/드레인 다결정실리콘의 두께를 조절하여 전기적 특성을 향상시키고 소자특성의 재현성에 적당하도록 한 다결정실리콘 박막트랜지스터의 제조방법에 관한 것이다.
일반적으로 다결정실리콘 박막트랜지스터의 채널영역으로 쓰이는 다결정실리콘을 형성하는 방법으로는 다결정실리콘상태로 증착(deposition)하는 방법과, 비정질실리콘상태로 증착하여 고상재결정화(Solid Phase Crystallization : SPC)하는 방법 및 엑시머 레이저 어닐링(Eximer laser annealing)을 이용하여 용융 걸정화하는 방법등이 있다.
만일 채널다결정실리콘의 박막특성(그레인싸이즈, 트랩농도)이 두께의 변화에 관계없이 균일하다고 가정하면, 박막이 얇으면 얇을수록 전기적 특성이 우수하다.
그러나 소오스/드레인영역은 박막의 두께가 얇을수록 저항이 증가하기 때문에 짧은 채널소자에서는 온(on)전류가 줄어들게 된다.
고상재결정화(SPC)방법으로 다결정실리콘 박막트랜지스터를 제조할때 종래의 기술은 채널영역과 소오스/드레인 구분없이 활성층영역으로서 600Å 이상의 두께의 다결정실리콘 박막을 형성하고, 고온열산화법(thermal Oxidation)이나 습식 식각(wet etching)을 수행하여 박막두께를 최종적으로 200∼600Å으로 만들었다.
또한 종래의 기술에서는 도핑된 소오스/드레인 실리콘박막을 먼저 증착 및 패터닝 한후 채널실리콘 박막을 형성하여 박막트랜지스터를 제작함으로써 소오스/드레인의 두께와 채널실리콘 박막의 두께를 달리하였다.
이 구조에서는 소오스/드레인영역과 채널영역사이에 체널 두께만큼의 옵셋(off-set)을 형성할 수 있어서 다결정실리콘 박막트랜지스터의 누설전류를 줄일 수도 있었다.
종래 기술에 의한 다결정 실리콘 박막트랜지스터 제조방법을 공정순서에 따라 제1 도, 제2도 및 제3도에 도시하였다.
먼제, 제1도는 종래의 제1실시예 박막트랜지스터 제조방법을 도시한 공정순서도로써, 제1도 (a)에서와 같이 기판(1)상에 600%∼1500Å 정도의 비정질실리콘(a-Si)(2)을 증착하여 제1도 (b)에서와 같이 고상재결정화(SPC)함으로서 600∼1500Å 정도의 다결정실리콘(2a)을 형성한다.
이어서 상기 다결정실리콘(P-Si)(2a)을 열산화막(themal oxidation)이나 습식식각(wet etching)을 수행하여 다결정실리콘을 600Å 이하로 얇게한뒤 제1도 (c)에서와 같이 아일랜드(island)형태로 패터닝하여 활성층(2b)을 헝성한다.
이어서 제1도 (d)에서와 같이 전면에 게이트 절연막(3)과 게이트 전극용 도전층(4)을 차례로 증착한다.
이어서 상기 게이트전극용 도전층(4)상에 감광막(5)을 도포한 후, 제1도 (e)에서와 같이 게이트전극 패턴형성용 마스크를 사용하여 감광막(5)을 패터닝한 다음 식각공정을 통해 상기 도전층을 패터닝하여 게이트전극(4a)을 형성한다.
이어서 상기 노출된 활성층 부위에 불순물 이온주입을 한후 상기 감광막을 제거하고 열처리를 통해 주입된 이온을 활성화시켜 소오스영역(S) 및드레인영역(D)을 형성한다.
다음에 제1도 (f)에서와 같이 기판 전면에 층간절연막(6)을 형성한후 제1도 (g)에서와 같이 상기 층간절연막(6) 및 게이트절연막(3)을 선택적으로 식각하여 상기 소오스/드레인(S/D)영역을 노출시키는 콘택홀(7)을 형성한다.
이어서 제1도 (h)에서와 같이 금속을 증착하고 패터닝하여 상기 콘택홀을 통해 소오스/드레인(S/D)영역과 접속되는 소오스/드레인전극(9)을 형성함으로써 코플라나(coplanar)구조의 박막트랜지스터를 완성한다.
제2도와 제3도는 종래의 제2, 제3실시예 박막트랜지스터의 제조방법을 도시한 공정도로써, 박막트랜지스터의 오프(off)영역에서 누설전류를 줄일 수 있는 옵셋(off-set)구조와 LDD 구조를 나타낸 것이다.
제2도는 종래의 제2실시예 박막트랜지스터의 제조방법을 도시한 공정순서도로써, 먼저 제2도 (a)에서와 같이 기판(21)상에 도핑된 폴리실리콘(도전층)을 증착하여 패터닝한 다음 도핑된 소오스/드레인영역(S/D)을 형성한다.
이어서 제2도 (b)에서와 같이 상기 전면에 도핑되지 않은 폴리실리콘층(진성반도체)을 증착한뒤, 고상재결정화(SPC)방법이나 액시머 레이저 어넬링(Eximer laser annealing)하여 용융결정화하는 방법으로 상기 도핑되지 않은 폴리실리콘(진성반도체)을 재결정화한다.
이때 재결정화된 진성반도체를 패터닝하여 활성층(22)을 형성한다.
이어서 제2도 (c)에서와 같이 상기 전면에 게이트 절연막(23)을 형성한 다음 제2도(d)에서와 같이 소오스/드레인영역(S/D)을 노출시키는 콘택홀을 형성하고, 상기 전먼에 금속층을 증착한뒤 패터닝하여 소오스/드레인(S/D)엉역과 접속되는 소오스/드레인전극(24)과 게이트전극(25)을 헝성함으로써 상기 재결정화된 진성반도체인 활성층 두께만큼의 버어티컬(Vertical) 옵셋(off-set)구조의 박막트랜지스터를 완성한다.
제3도는 종래의 제3실시예 박막트랜지스터 제조방법을 도시한 공정도로써, 제3도(a)에서 제3도 (c)까지의 공정도는 상기 제2도 (a)에서 제2도 (c)까지의 공정도와 같음으로 생략한다.
이어서 제3도 (d)에서와 같이 상기 소오스/드레인영역과 겹치지않게 도전층인 게이트전극(31)을 형성한뒤 상기 게이트전극을 마스크로 사용하여 상기 노출된 활성층(22)부위에 불순물을 이온주입한 다음 감광막(32)을 제거한다.
이때 게이트전극(31) 아래에는 불순물 이온이 주입되지 않는 셀프 어라인(self-align) LDD(Lightly Doped Drain)구조를 헝성한다.
이어서 제3도 (e)에서와 같이 상기 전면에 층간절연막(33)을 형성한후 상기 층간절연막(33) 및 게이트절연막(23)을 선택적으로 식각하여 콘택홀을 형성한다. 그 다음 상기 전면에 금속층을 증착한후 패터닝하여 소오스/드레인전극(34)을 형성 함으로써 셀프어라인 LDD 구조의 박막트랜지스터를 완성한다.
상기와 같이 상술한 종래의 기술들은 다음과 같은 문제점들이 있다.
첫째, 제1도 (e)에 도시된 코플라나 구조로 활성층 다결정실리콘 박막전체를 얇게 만들경우 소오스/드레인 저항이 커져서 짧은 채널에서 온-커런트(on-current)가 감소하는 단점이 있다.
둘째, 제2도 (d)에 도시된 옵셋(off-set)구조에서는 소오스/드레인영역과 게이트전극영역이 중첩되어서 기생정전용량(Cgs, Cgd)이 커서 LCD의 픽셀 스위치(pixel switch)로 사용될때 기생용량에 의한 신호전압의 왜곡이 일어날 수 있고, 픽셀(pixel)크기가 줄어들수록 이 영향은 커지게 된다.
세째, 제3도 (e)에 도시된 셀프 어라인(self-align) LDD 구조에서는 기생정전용량 (Cgs, Cgd)의 값이 작다.
그러나 이 구조는 구동회로 구현시 온-커런트(on-current)가 감소하기 때문에 회로 동작속도를 저하시키는 단점이 있다.
따라서 이 구조를 구동회로에 적용하기 위해서는 LDD영역의 도핑을 크게해야하는데, 이를 위해서 추가의 마스크(mask)공정이 필요로 하게 되는 문제점이 있다. 본 발명은 이러한 문제점들을 해결하기 위해 안출된 것으로, 채널영역의 다결정실리콘층의 두께는 얇게 형성하되 소오스/드레인영역의 다결정실리콘층의 두께는 두껍게 형성하여 전기적 특성을 증가시키고 소자특성의 제현성을 증가시킬수 있도록 한 박막트렌지스터의 제작방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터는 채널영역의 박막두께와 소오스/드레인영역의 박막두께를 다르게 구현함으로써 픽셀(pixel)부에서는 누설전류가 작고 구동회로부에서는 전자이동도를 증가시켜서 동작주파수를 향상시킨다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은 기판상에 양끝단은 두꺼우면서 그사이 영역은 얇은 진성반도체층으로 활성층을 형성하는 공정과, 상기 전면에 게이트절연막을 형성하는 공정과, 상기 활성층의 얇은 영역에 선택적으로 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 사용하여 상기 절연막을 제거하는 공정과, 상기 전면에 불순물이온주입으로 상기 얇은 활성층에는 채널 및 LDD영역과, 상기 두꺼운 활성층에는 소오스/드레인영역을 동시에 형성하는 공정과, 상기 전면에 층간절연막을 형성하는 공정과, 상기 소오스/드레인영역에 선택적으로 상기 층간절연막을 제거하여 콘택홀을 헝성하는 공정과, 상기 콘택홀에 소오스/드레인 배선용 전극을 형성하는 공정을 포함하여 형성됨을 특징으로 한다. 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제4도와 제5도는 본 발명의 제1, 제2실시예 다결정실리콘 활성층 형성방법을 나타낸 것으로, 먼저 제4도 (a)에서는 기판(41)상에 500∼1500Å의 다결정실리콘 박막 (진성반도체)의 활성층영역(42)을 패터닝한뒤 절연막(SiO2또는 SiNx)(43)을 증착하여 선택적으로 소오스/드레인영역을 디파인(define)한다.
이어서 제4도 (b)에서와 같이 열산화법(thermal oxidation), 플라즈마 산화법(plasma oxidation), 건식 식각(dry etching), 습식식각(wet etching) 등을 이용하여 두꺼운(500∼1500Å) 다결정실리콘 박막은 선택적으로 채널영역(LDD영역)을 소정의 깊이로 50∼600Å의 두께로 얇게한다.
이어서 제4도 (c)에서와 같이 상기 절연막(43)을 제거하여 채널영역의 두께(50∼600Å)는 얇게, 소오스/드레인영역의 두께(500∼2000Å)는 두꺼운 다결정실리콘 박막(진성반도체)을 형성한다.
그 다음 제5도 (a)에서는 기판(51)상에 소오스/드레인이 될 영역의 제1비정질실리콘박막(52a)을 형성한후 제5도 (b)에서와 같이 전면에 얇은(50∼600Å) 제2비정질 실리콘박막(52b)을 증착한다.
이어서 고상재결정화(spc) 또는 레이저 걸정화를 한 다음 제5도 (c)에서와 같이 활성층영역(52c)을 패터닝하여 제4도 (c)에서와 같은 구조의 체널영역은 얇게, 소오스/드레인영역에는 두꺼운 다결정실리콘 박막(진성반도체)을 형성한다.
본 발명에 의한 제1, 제2실시에 다결정실리콘 박막트랜지스터 제조방법을 공정순서에 따라 제6도 및 제7도에 도시하였다.
먼저 제6도는 본 발명의 제1실시예 박막트랜지스터의 구조 및 제조방법을 도시한 공정순서도로써, 상기 제4도 및 제5도에 도시된 활성층 구조를 이용한 공정도이다. 또한 픽셀(pixel)의 스위칭(switching) 소자 적용을 위한 구조이다.
제6도 (a)에서와 같이 상기 제4도 및 제5도에서와 같은 공정순서로 형성된 아일랜드 형태의 활성층(61)상에 제1절연막(62)과 게이트전극용 도전층(도핑된 폴리실리콘)(63)을 증착한후 상기 도전층(63)상에 감광막(64)을 도포한다.
이어서 제6도 (b)에서와 같이 게이트전극 패턴형성용 마스크를 사용하여 감광막(64)을 패터닝한 다음 식각공정을 통해 상기 도전층(63)과 상기 제1절연막(62)을 패터닝하여 게이트전극(63a)과 게이트절연막(62a)을 차례로 형성한다.
이때 게이트전극의 폭은 활성층영역에 형성된다.
이어서, 제6도 (c)에서와 같이 상기 노출된 활성층 부위에 불순물 이온주입물을 한후 상기 감광막을 제거하고 열처리를 통해 주입된 이온을 활성화시켜 소오스/드레인영역(S/D)을 형성한다.
이때 소오스/드레인(S/D) 셀프어라인 구조로 하기 위하여, 이온주입시 N형 TFT에는 인(P), P형 TFT에는 보론(B)을 도핑한다.
또한 이온 주입도우즈(dose)를 5 X 1015atoms/cm2로 하고, 이온 주입 에너지(50∼100KeV)를 조절하여 가우시안(Gaussion) 분포 농도 특성에 따라 소오스/드레인영역(S/D)의 뒷면(800Å 정도위치)에 피크(peak)를 맞추면 채널이 형성될 얇은 활성층 영역에는 농도를 낮출수 있어서 추가의 마스크(mask)없이 셀프구조의 LDD 박막트랜지스터를 형성할 수 있다.
즉, 이온주입 깊이에 따라 이온 주입되는 농도차가 발생하므로, 상기와 같은 조건으로 이온주입은 하면 게이트전극 양축의 활성층에서는 깊이에 따라 셀프 어라인 LDD구조를 갖는다.
이어서 제6도 (d)에서와 같이 제2절연막(층간절연막)(65)을 형성한 다음 상기 층간 절연막(65)을 선택적으로 식각하여 상기 소오스/드레인(S/D)엉역을 노출시키는 콘택홀을 형성한다.
이후 금속층을 증착하고 패터닝하여 소오스/드레인(S/D)엉역과 접속되는 소오스/드레인전극(66)을 형성함으로서 셀프 어라인(self-align) LDD 구조의 박막트랜지스터를 완성한다.
제7도는 본 발명의 제2실시예 박막트랜지스터의 제조방법을 도시한 공정순서도로써, 상기 제4도 및 제5도에 도시된 활성층 구조를 이용한 공정도이다.
또한 구동회로 적용을 위한 구조이다.
먼저 제7도 (a)에서와 같이 상기 제4도 및 제5도에서와 같은 공정순서로 형성된 아알랜드 형태의 활성층(71)상에 제1절연막(72)과 게이트전극용 도전층(도핑된 폴리 실리콘)(73)을 증착한후 상기 전면에 감광막(74)을 도포한다.
이어서 제7도 (b)에서와 같이 게이트전극 패턴 형성용 마스크를 사용하여 감광막(74)을 패터닝한 다음 식각공정을 통해 상기 도전층(73)과 상기 제1절연막(72)을 패터닝하여 게이트전극(73a)과 게이트절연막(72a)을 차례로 형성한다. 이때 게이트전극의 폭은 얇은 활성층을 포함하면서 선택적으로 두꺼운 활성층을 일부는 포함시키고, 일부는 노출시킨다.
그 다음 상기 전면에 고농도 불순물 이온주입을 하여 상기 감광막(74)을 제거한후 열처리를 통해 주입된 이온을 활성화시켜 노출된 두꺼운 활성층내에 고농도 소오스/드레인(S/D)을 형성한다.
이어서 제7도 (c)에서와 같이 제2절연막(층간절연막)(75)을 형성한 다음 상기 층간 절연막을 선택적으로 식각하여 상기 고농도 소오스/드레인(S/D)영역을 노출시키는 콘택홀을 형성한다.
이후 금속층을 증착하고 패터닝하여 소오스/드레인(S/D)영역과 접속되는 소오스/드레인전극(76)을 형성함으로써 코플라나(coplanar)구조의 박막트랜지스터를 완성한다.
이때 소오스/드레인영역의 다결정실리콘 두께는 두꺼우면서 채널영역의 두께가 얇기 때문에 온(on)전류가 증가하여 동작주파수를 증가시킨다.
이와같이 본 발명의 작용 및 효과는 다음과 같다.
본 발명은 채널영역의 박막두께는 얇고, 소오스/드레인영역의 박막두께는 두껍게 형성함으로써, 첫째, 픽셀의 스위칭(switching)소자적용을 위한 구조에서는 LCD에서 개구율을 높이고, TFT의 누설전류를 감소시킨다.
또한, 낮은 누설전류 특성에 의하여 신호의 왜곡이 적어 플리커(flicker)현상을 감소시킨다.
둘째, 구동회로 적용을 위한 구조에서는 얇은 체널때문에 전류가 증가하여 동작주파수를 증가시킨다.
제1도는 종래의 제1실시예 박막트랜지스터의 제조방법
제2도는 종래의 제2실시예 박막트랜지스터의 제조방법
제3도는 종래의 제3실시예 박막트랜지스터의 제조방법
제4도는 본 발명의 제1실시예 다결정실리콘 활성층 제조방법
제5도는 본 발명의 제2실시예 다결정실리콘 활성층 제조방법
제6도는 본 발명의 제1실시예 박막트랜지스터의 제조방법
제7도는 본 발명의 제2실시예 박막트랜지스터의 제조방법
도면의 주요 부분에 대한 부호의 설명
41, 51 : 기판 42, 52c, 61, 71 : 활성층 43 : 절연막
52a, 52b : 제1, 제2비정질실리콘 62, 72 : 제1절연막
62a, 72a : 게이트절연막 63, 73 : 도전층
63a, 73a : 게이트전극 64, 74 : 감광막 65, 75 : 제2절연막
66, 76 : 소오스 및 드레인전극
Claims (9)
- 기판상에 양끝단은 두꺼우면서 그 사이 영역은 얇은 진성반도체층으로 활성층을 형성하는 공정과,상기 전면에 게이트 절연막을 형성하는 공정과,상기 활성층의 얇은 영역의 게이트 절연막상에 게이트 전극을 형성하는 공정과,상기 게이트전극을 마스크로 사용하여 상기 게이트 절연막을 선택적으로 제거하는 공정과,상기 전면에 이온 주입 에너지를 조절하여 가우시안분포 농도 특성에 따라 불순물 이온주입으로 상기 얇은 활성층에는 채널 및 LDD 영역과, 상기 두꺼운 활성층에는 소오스/드레인영역을 동시에 형성하는 공정과,상기 전면에 층간절연막을 형성하는 공정과,상기 소오스/드레인영역 표면이 노출되도록 상기 층간절연막을 선택적으로 제거하여 콘택홀을 형성하는 공정과,상기 콘택홀을 통해 상기 소오스/드레인영역과 접속되는 소오스/드레인 배선용 전극을 형성하는 공정을 포함하여 형성됨을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서, 활성층의 소오스/드레인영역은 500∼1500Å, 채널과 LDD영역은 50∼600Å의 두께로 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서, 활성층 형성방법은 소오스/드레인영역과 채널과 LDD영역이 형성될 기판상에 다결정실리콘을 형성하고, 상기 채널과 LDD영역의 다결정 실리콘을 선택적으로 식각하여 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 3항에 있어서, 채널과 LDD영역의 다결정실리콘만 선택적으로 노출되도록 절연막을 형성하고, 상기 노출된 다결정실리콘을 선택적으로 열산화하여 열산화막을 제거하는 방법을 식각함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 4항에 있어서, 노출된 다결정실리콘은 플라즈마 옥시데이션하여 산화막을 제거하는 방법으로 식각함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 4항에 있어서, 노출된 다결정실리콘은 선택적으로 건식 식각 또는 습식 식각으로 절연막을 제거하는 방법으로 식각함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 1항에 있어서, 활성층의 형성방법은 소오스 및 드레인 형성영역에 아일랜드 형태의 제 1진성반도체층을 형성하고, 상기 제 1진정반도체층과 그 사이에 제 2진성반도체층을 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제 7항에 있어서, 제 1, 제 2진성반도체층은 비정질실리콘으로 형성하여 고상재 결정화 또는 레이저 어닐링하여 재결정화함을 특징으로 하는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 채널영역은 얇은 활성층을 포함하면서 두꺼운 활성층 일부를 선택적으로 포함하여 형성함을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019950018285A KR100382455B1 (ko) | 1995-06-29 | 1995-06-29 | 박막트랜지스터의제조방법 |
Applications Claiming Priority (1)
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| KR1019950018285A KR100382455B1 (ko) | 1995-06-29 | 1995-06-29 | 박막트랜지스터의제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970004091A KR970004091A (ko) | 1997-01-29 |
| KR100382455B1 true KR100382455B1 (ko) | 2003-07-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| KR (1) | KR100382455B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101032940B1 (ko) * | 2003-12-01 | 2011-05-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200572A (ja) * | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPH02143463A (ja) * | 1988-11-24 | 1990-06-01 | Ricoh Co Ltd | 薄膜トランジスター |
-
1995
- 1995-06-29 KR KR1019950018285A patent/KR100382455B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200572A (ja) * | 1987-02-17 | 1988-08-18 | Seiko Instr & Electronics Ltd | 薄膜半導体装置の製造方法 |
| JPH02143463A (ja) * | 1988-11-24 | 1990-06-01 | Ricoh Co Ltd | 薄膜トランジスター |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101032940B1 (ko) * | 2003-12-01 | 2011-05-06 | 삼성전자주식회사 | 박막 트랜지스터 표시판 |
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| Publication number | Publication date |
|---|---|
| KR970004091A (ko) | 1997-01-29 |
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