KR100540130B1 - 박막트랜지스터 제조방법 - Google Patents
박막트랜지스터 제조방법 Download PDFInfo
- Publication number
- KR100540130B1 KR100540130B1 KR1019980014459A KR19980014459A KR100540130B1 KR 100540130 B1 KR100540130 B1 KR 100540130B1 KR 1019980014459 A KR1019980014459 A KR 1019980014459A KR 19980014459 A KR19980014459 A KR 19980014459A KR 100540130 B1 KR100540130 B1 KR 100540130B1
- Authority
- KR
- South Korea
- Prior art keywords
- active layer
- impurity region
- ion
- gate
- thin film
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012535 impurity Substances 0.000 claims abstract description 68
- 239000010408 film Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000003213 activating effect Effects 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 14
- 150000002500 ions Chemical class 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 229910052698 phosphorus Inorganic materials 0.000 claims description 4
- 239000011574 phosphorus Substances 0.000 claims description 4
- -1 boron ions Chemical class 0.000 claims 4
- 230000004913 activation Effects 0.000 abstract description 8
- 230000008018 melting Effects 0.000 abstract description 3
- 238000002844 melting Methods 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 125000003668 acetyloxy group Chemical group [H]C([H])([H])C(=O)O[*] 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 박막트랜지스터 제조방법에 관한 것으로서 기판 상의 소정 부분에 활성층을 형성하는 공정과, 상기 활성층 상에 상기 활성층의 양측이 노출되도록 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 제 1 도전형의 불순물을 높은 도우즈로 이온 도핑하여 상기 활성층의 노출된 부분에 제 1 고농도불순물영역을 형성하는 공정과, 상기 게이트를 마스크로 사용하여 제 1 도전형과 반대 도전형인 제 2 도전형의 불순물을 상기 제 1 도전형의 불순물 보다 높은 도우즈로 이온 도핑하고 활성화하여 상기 제 1 고농도불순물영역을 제 2 도전형의 제 2 고농도불순물영역으로 변환시키는 공정을 구비한다. 따라서, P형 불순물을 이온 도핑하고 N형 불순물을 카운터 도핑한 활성층은 융점이 낮아지므로 활성화 효율이 증가되어 소오스 및 드레인영역은 깊이 방향으로 평탄한 프로파일(flat doping profile)을 가지므로 저항 조절이 용이하며, 또한, 낮은 활성화 에너지로 낮은 저항을 갖는 불순물영역을 형성할 수 있다.
Description
본 발명은 액정표시장치용 박막트랜지스터 제조방법에 관한 것으로서, 특히, 소오스 및 드레인영역으로 이용되는 불순물영역의 저항 제어가 용이한 박막트랜지스터 제조방법에 관한 것이다.
액정표시장치에서 다결정실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 온(on) 상태에서는 전류구동률이 높지만, 오프(off) 상태에서는 누설전류가 크다. 따라서 화소부의 스위칭소자를 다결정실리콘 박막트랜지스터로 형성하면, 오프 상태에서의 큰 누설전류로 인하여 화소전극에 저장된 신호의 값이 변화하게 되어 액정표시장치의 화면표시성능이 저하된다. 그래서, 다결정실리콘 박막트랜지스터의 경우에는 이와 같은 문제점을 해결하기 위하여 화소부의 스위칭소자를 엘디디(LDD : Lightly Doped Drain) 또는 오프셋(offset) 구조로 하는 기술이 제안된 바 있다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터 제조방법을 도시하는 공정도이다.
도 1a를 참조하면, 유리 등의 투명한 기판(11) 상에 산화실리콘을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착하여 버퍼층(13)을 형성한다. 버퍼층(13) 상에 다결정실리콘층을 형성하고 버퍼층(13)의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 활성층(15)을 형성한다.
도 1b를 참조하면, 버퍼층(13) 상에 활성층(15)을 덮도록 산화실리콘을 CVD 방법으로 증착하고, 이 산화실리콘 상에 알루미늄 등의 도전성 금속을 스퍼터링 또는 CVD 방법으로 증착한다. 그리고, 도전성 금속 및 산화실리콘을 활성층(15) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트절연막(17)과 게이트(19)를 형성한다.
상기에서 버퍼층(13) 상에 활성층(15)을 덮도록 산화실리콘을 CVD 방법으로 증착하고, 이 산화실리콘 상에 알루미늄 등의 도전성 금속을 스퍼터링 등의 방법으로 증착한 후 동일한 포토레지스트를 마스크로 사용하여 연속적으로 패터닝하여 게이트전극(19) 및 게이트절연막(17)을 형성할 수도 있다. 상기에서 게이트전극(19)를 등방성식각방법으로 과도 식각하여 형성한 후 게이트절연막(17)을 이방성식각하여 양측이 노출되도록 형성한다.
도 1c를 참조하면, 게이트(19)를 마스크로 사용하여 활성층(15)의 노출된 부분에 인(P) 또는 아세닉(As) 등의 N형 불순물을 1×1015∼1×1016/cm2 정도의 도우즈로 이온 도핑하고 활성화되도록 레이저 빔으로 어닐링하여 소오스 및 드레인영역으로 이용되는 고농도의 불순물영역(23)을 형성한다. 상기에서 소오스 및 드레인영역으로 이용되는 고농도의 불순물영역(23)은 대략 70∼80Ω/cm 정도의 낮은 저항을 가져야 하는 데, 이 정도의 저항을 갖기 위해서 260∼300mJ/cm2 정도의 활성화 에너지로 어닐링한다.
그러나, 상술한 종래 기술에 따른 박막트랜지스터의 제조방법은 고농도불순물영역을 형성하기 위한 이온 도핑시 도핑 프로파일(doping profile)이 깊이 방향으로 가우시안(Gaussian) 분포를 가지므로 저항 조절이 어려고, 또한, 소오스 및 드레인영역으로 이용되는 불순물영역의 저항이 70∼80Ω/cm 정도가 되기 위해서는 260∼300mJ/cm2 정도의 매우 높은 에너지로 활성화시켜야 하므로 소자 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 고농도불순물영역의 저항 조절이 용이하여 소자 특성을 향상시킬 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 낮은 활성화 에너지로 어닐링하여 낮은 저항을 갖는 불순물영역을 형성할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판 상의 소정 부분에 활성층을 형성하는 공정과, 상기 활성층 상에 상기 활성층의 양측이 노출되도록 게이트절연막을 개재시켜 게이트를 형성하는 공정과, 상기 게이트를 마스크로 사용하여 제 1 도전형의 불순물을 높은 도우즈로 이온 도핑하여 상기 활성층의 노출된 부분에 제 1 고농도불순물영역을 형성하는 공정과, 상기 게이트를 마스크로 사용하여 제 1 도전형과 반대 도전형인 제 2 도전형의 불순물을 상기 제 1 도전형의 불순물 보다 높은 도우즈로 이온 도핑하고 활성화하여 상기 제 1 고농도불순물영역을 제 2 도전형의 제 2 고농도불순물영역으로 변환시키는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 박막트랜지스터의 제조방법을 도시하는 공정도이다.
도 2a를 참조하면, 유리 등의 투명한 기판(31) 상에 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착하여 버퍼층(33)을 형성한다. 버퍼층(33) 상에 불순물이 도핑되지 않은 다결정실리콘 또는 비정질실리콘을 CVD 방법으로 400∼800Å 정도의 두께로 증착하여 활성층(35)을 형성한다. 활성층(35)을 버퍼층(33)의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝한다.
상기에서 활성층(35)을 불순물이 도핑되지 않은 다결정실리콘을 증착하여 형성하였으나 불순물이 도핑되지 않은 비정질실리콘을 CVD 방법으로 증착한 후 레이저 빔으로 어닐링하여 다결정화시켜 형성할 수도 있다. 이 때, 버퍼층(33)은 기판(31)의 불순물이 활성층(35)으로 확산되는 것을 방지한다.
도 2b를 참조하면, 버퍼층(33) 상에 활성층(35)을 덮도록 산화실리콘 또는 질화실리콘을 CVD 방법으로 증착한 후 활성층(35) 상의 소정 부분에만 잔류되고 양측이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 게이트절연막(37)을 형성한다.
도 2b를 참조하면, 버퍼층(33) 상에 활성층(35)을 덮도록 산화실리콘 및 질화실리콘의 절연물질을 CVD 방법으로 증착한 후, 연속해서, 이 절연물질 상에 알루미늄 등의 도전성 금속을 스터터링 또는 CVD 방법으로 증착한다. 그리고, 도전성 금속 및 절연물질을 활성층(35) 상의 소정 부분에만 잔류하도록 포토리쏘그래피 방법으로 패터닝하여 게이트절연막(37)과 게이트(39)를 형성한다. 상기에서 게이트절연막(37)과 게이트(39)를 각각 500∼1500Å 정도의 두께와 1500∼2500Å 정도의 두께로 형성한다.
상기에서 버퍼층(33) 상에 활성층(35)을 덮도록 산화실리콘을 CVD 방법으로 증착하고, 이 산화실리콘 상에 알루미늄 등의 도전성 금속을 스퍼터링 등의 방법으로 증착한 후 동일한 포토레지스트를 마스크로 사용하여 연속적으로 패터닝하여 게이트전극(39) 및 게이트절연막(37)을 형성할 수도 있다. 이 때, 게이트전극(39)를 등방성식각방법으로 과도 식각하여 형성한 후 게이트절연막(37)을 이방성식각하여 양측이 노출되도록 형성한다.
게이트(39)를 마스크로 사용하여 활성층(35)에 보론(B) 또는 BF2 등의 P형 불순물의 이온을 5×1014∼5×1015/cm2 정도의 높은 도우즈로 이온 도핑하여 P형 불순물이 고농도로 도핑된 제 1 고농도불순물영역(41)을 형성한다.
도 2c를 참조하면, P형 불순물이 고농도로 도핑된 제 1 고농도불순물영역(41)을 형성한 후 연속해서 게이트(39)를 마스크로 사용하여 제 1 고농도불순물영역(41)에 인(P) 또는 아세닉(As) 등의 N형 불순물 이온을 이온 도핑하여 제 2 고농도불순물영역(43)을 형성한다. 상기에서 제 2 고농도불순물영역(43)은 N형 불순물을 P형 불순물의 도우즈 보다 1∼2배 정도로 높도록 1×1015∼1×1016/cm2 정도의 도우즈로 이온 도핑하여 N형이 되며 소오스 및 드레인영역으로 사용된다.
그리고, 제 2 고농도불순물영역(43)에 도핑된 불순물이 활성화되도록 레이저 빔을 조사하여 160∼200mJ/cm2 정도의 활성화 에너지로 어닐링한다. 상기에서 제 2 고농도불순물영역(43)은 P형 및 N형의 불순물이 도핑되어 융점이 낮아지므로 활성화 효율이 증가된다. 따라서, 제 2 고농도불순물영역(43)은 도핑된 불순물이 깊이 방향으로 균일한 도핑되어 평탄한 프로파일(flat doping profile)을 가지므로 저항 조절이 용이하며, 또한, 160∼200mJ/cm2 정도의 낮은 에너지에 의해서도 저항이 70∼80Ω/cm 정도의 저저항을 갖게된다.
상술한 본 발명의 실시예에서 소오스 및 드레인영역을 P형 불순물을 이온 도핑한 후 N형 불순물을 도핑하여 형성하였으나, N형 불순물을 도핑한 후 P형 불순물을 이온 도핑하여 형성할 수도 있다.
또한, N형 불순물을 P형 불순물의 도우즈 보다 1∼2배 정도로 높도록 이온 도핑하여 N형 박막트랜지스터를 형성하였으나, P형 불순물을 N형 불순물의 도우즈 보다 1∼2배 정도로 높도록 이온 도핑하여 P형 박막트랜지스터로 형성할 수도 있다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터의 제조방법은 활성층 상에 이 활성층의 양측을 노출시키도록 형성된 게이트를 형성하고, 이 게이트를 마스크로 사용하여 활성층의 노출된 부분에 높은 도우즈의 P형 불순물 이온을 도핑한 후 N형 불순물을 P형 불순물의 도우즈 보다 1∼2배 정도의 높은 도우즈로 카운터 도핑하고, 이 활성층을 낮은 에너지로 활성화하여 N형의 소오스 및 드레인영역을 형성한다.
따라서, 본 발명은 P형 불순물을 이온 도핑하고 N형 불순물을 카운터 도핑한 활성층은 융점이 낮아지므로 활성화 효율이 증가되어 소오스 및 드레인영역은 깊이 방향으로 평탄한 프로파일(flat doping profile)을 가지므로 저항 조절이 용이하며, 또한, 낮은 활성화 에너지로 낮은 저항을 갖는 불순물영역을 형성할 수 있는 잇점이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 박막트랜지스터 제조방법을 도시하는 공정도
도 2a 내지 도 2c는 본 발명에 따른 박막트랜지스터 제조방법을 도시하는 공정도
Claims (3)
- 기판 상의 소정 부분에 활성층을 형성하는 공정과,게이트절연막을 개재한채 상기 활성층의 양측을 노출시키는 게이트 전극을 상기 활성층상에 형성하는 공정과,상기 게이트 전극을 마스크로 사용하여 붕소이온을 상기 활성층의 노출된 부분에 이온 도핑하여 제 1 고농도불순물영역을 형성하는 공정과,상기 게이트 전극을 마스크로 사용하여 인 또는 아세닉이온에서 선택되는 이온 불순물을 상기 붕소 이온 농도의 1~2배로 상기 제 1 고농도불순물영역에 이온 도핑하여 상기 제 1 고농도불순물영역을 제 2 도전형의 불순물 영역으로 변환시키는 공정과,상기 불순물 영역을 160~200mJ/cm2의 에너지로 활성화하여 불순물 영역의 깊이 방향으로불순물 이온의 분포가 평탄한 프로포일이 되게 하는 공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 붕소이온은 5×1014∼5×1015/㎠ 의 농도인 것을 특징으로 하는 박막트랜지스터의 제조방법.
- 청구항 1에 있어서, 상기 인 또는 아세닉 이온의 농도는 1×1015∼1×1016/㎠인 것을 특징으로 하는 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014459A KR100540130B1 (ko) | 1998-04-23 | 1998-04-23 | 박막트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980014459A KR100540130B1 (ko) | 1998-04-23 | 1998-04-23 | 박막트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990080890A KR19990080890A (ko) | 1999-11-15 |
| KR100540130B1 true KR100540130B1 (ko) | 2006-03-16 |
Family
ID=37179665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980014459A KR100540130B1 (ko) | 1998-04-23 | 1998-04-23 | 박막트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100540130B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101851431B1 (ko) * | 2014-03-13 | 2018-06-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 디바이스, 그 제조 방법, 및 그 제조 장치 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100838067B1 (ko) * | 2006-07-21 | 2008-06-16 | 삼성에스디아이 주식회사 | 카운터 도핑된 채널영역을 갖는 박막 트랜지스터, 이를구비한 평판표시장치 및 그의 제조방법 |
| TWI654764B (zh) | 2010-11-11 | 2019-03-21 | 日商半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6396960A (ja) * | 1986-10-13 | 1988-04-27 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| JPH05275448A (ja) * | 1992-03-25 | 1993-10-22 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| JPH06151849A (ja) * | 1992-11-12 | 1994-05-31 | Seiko Epson Corp | 相補性薄膜半導体装置の製造方法 |
| JPH09148581A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 薄膜半導体装置の製造方法 |
| KR19990015857A (ko) * | 1997-08-11 | 1999-03-05 | 구자홍 | 박막트랜지스터 제조방법 |
| KR19990024413A (ko) * | 1997-09-02 | 1999-04-06 | 구자홍 | 박막트랜지스터 및 그 제조방법 |
| KR19990080470A (ko) * | 1998-04-17 | 1999-11-05 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
-
1998
- 1998-04-23 KR KR1019980014459A patent/KR100540130B1/ko not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6396960A (ja) * | 1986-10-13 | 1988-04-27 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| JPH05275448A (ja) * | 1992-03-25 | 1993-10-22 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| JPH06151849A (ja) * | 1992-11-12 | 1994-05-31 | Seiko Epson Corp | 相補性薄膜半導体装置の製造方法 |
| JPH09148581A (ja) * | 1995-11-17 | 1997-06-06 | Sharp Corp | 薄膜半導体装置の製造方法 |
| KR19990015857A (ko) * | 1997-08-11 | 1999-03-05 | 구자홍 | 박막트랜지스터 제조방법 |
| KR19990024413A (ko) * | 1997-09-02 | 1999-04-06 | 구자홍 | 박막트랜지스터 및 그 제조방법 |
| KR19990080470A (ko) * | 1998-04-17 | 1999-11-05 | 구본준, 론 위라하디락사 | 박막트랜지스터 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101851431B1 (ko) * | 2014-03-13 | 2018-06-11 | 도쿄엘렉트론가부시키가이샤 | 반도체 디바이스, 그 제조 방법, 및 그 제조 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990080890A (ko) | 1999-11-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100294088B1 (ko) | 반도체집적회로 | |
| KR100451381B1 (ko) | 박막트랜지스터및그제조방법 | |
| KR100682892B1 (ko) | 박막 트랜지스터의 제조방법 | |
| JPH0846201A (ja) | 半導体素子及びその製造方法 | |
| KR19980016968A (ko) | 셀프얼라인 박막트랜지스터 제조방법 | |
| US6429485B1 (en) | Thin film transistor and method of fabricating thereof | |
| CN107316874B (zh) | 阵列基板及其制作方法、显示装置 | |
| KR100199064B1 (ko) | 박막 트랜지스터 제조방법 | |
| US6541323B2 (en) | Method for fabricating polysilicon thin film transistor | |
| KR100686337B1 (ko) | 박막 트랜지스터, 이의 제조 방법 및 이를 사용하는 평판표시장치 | |
| KR100272272B1 (ko) | 박막 트랜지스터 및 그의 제조방법 | |
| KR100540130B1 (ko) | 박막트랜지스터 제조방법 | |
| KR100328126B1 (ko) | 트렌치게이트구조를갖는다결정실리콘박막트랜지스터의제조방법 | |
| JP3141656B2 (ja) | 薄膜半導体装置の製造方法 | |
| KR100482462B1 (ko) | 액정표시장치의 폴리실리콘-박막트랜지스터의 제조방법 | |
| KR100540129B1 (ko) | 박막트랜지스터 제조방법 | |
| JP4063986B2 (ja) | 多結晶シリコン膜の作製方法 | |
| KR20030025611A (ko) | Ｌｄｄ구조의 ｃｍｏｓ 다결정 실리콘 박막트랜지스터의제조방법 | |
| JPH07263704A (ja) | 薄膜トランジスタおよびその製造方法 | |
| KR101334177B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR100274893B1 (ko) | 박막트랜지스터 및 그 제조방법 | |
| KR100382455B1 (ko) | 박막트랜지스터의제조방법 | |
| JP2002026332A (ja) | 薄膜トランジスタの製造方法 | |
| JPH06244199A (ja) | 薄膜トランジスタ及びその製造方法 | |
| KR100724741B1 (ko) | 박막트랜지스터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120928 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130930 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20141124 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161118 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20171116 Year of fee payment: 13 |
|
| EXPY | Expiration of term |