JPS6396960A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JPS6396960A JPS6396960A JP24255986A JP24255986A JPS6396960A JP S6396960 A JPS6396960 A JP S6396960A JP 24255986 A JP24255986 A JP 24255986A JP 24255986 A JP24255986 A JP 24255986A JP S6396960 A JPS6396960 A JP S6396960A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（り産業上の利用分野
本発明はＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ ）構造の恥Ｓ半導体装置の製造方法に関する。
ａｉｎ ）構造の恥Ｓ半導体装置の製造方法に関する。
（ロ）従来の技術
近年、ＭＯＳ半導体装置が微細化されるに伴い、ドレイ
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の緒特性の劣化が問題となっている。斯る問題を解決
するためにＬＤＤ構造のＭＯＳ半導体装置が提案された
。このＬＤＤ構造は加Ｓ半導体装置のドレイン領域（お
よびソース領域）をチャンネル領域近傍の低濃度不純物
領域とこの低濃度不純物領域に隣接する高濃度不純物領
域とから構成したものである。このＬＤＤ構造のＭＯＳ
半導体装置はチャンネル領域における強電界を緩和する
ことができるので、ショートチャンネルにおける種々の
問題を解消できる。
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の緒特性の劣化が問題となっている。斯る問題を解決
するためにＬＤＤ構造のＭＯＳ半導体装置が提案された
。このＬＤＤ構造は加Ｓ半導体装置のドレイン領域（お
よびソース領域）をチャンネル領域近傍の低濃度不純物
領域とこの低濃度不純物領域に隣接する高濃度不純物領
域とから構成したものである。このＬＤＤ構造のＭＯＳ
半導体装置はチャンネル領域における強電界を緩和する
ことができるので、ショートチャンネルにおける種々の
問題を解消できる。
斯るＬＤＤ構造のＭＯＳ半導体装置は第２図Ａ乃至第２
図りに示す製造方法で形成されていた。
図りに示す製造方法で形成されていた。
まず第２図Ａに示す如く、Ｐ型シリコン基板（２１）表
面に選択酸化法に従いフィールド酸化膜（２２〉を形成
し、素子領域（２３）にゲート酸化膜（２４）を介して
ポリシリコンより成るゲート電極（２５）を形成した後
、このゲート電極（２５）をマスクとしてＮ型不純物を
低ドーズ量でイオン注入する。
面に選択酸化法に従いフィールド酸化膜（２２〉を形成
し、素子領域（２３）にゲート酸化膜（２４）を介して
ポリシリコンより成るゲート電極（２５）を形成した後
、このゲート電極（２５）をマスクとしてＮ型不純物を
低ドーズ量でイオン注入する。
次に第２図Ｂに示す如く、全面にＣＶＤ酸化膜（２６）
を堆積する。
を堆積する。
続いて第２図Ｃに示す如く、このＣＶＤ酸化膜（２６）
を異方性エツチングによりエツチングし、ゲート電極（
２５）の側面に残存するＣＶＤ酸化膜（２６）より成る
サイドウオール！（２７）を形成する。このサイドウオ
ール膜（２７）の幅は形成すべきＮ−型不純物領域の幅
と等しくなるように異方性エツチングの条件を規定する
。そしてゲート電極（２５）とサイドウオール膜（２７
）をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。
を異方性エツチングによりエツチングし、ゲート電極（
２５）の側面に残存するＣＶＤ酸化膜（２６）より成る
サイドウオール！（２７）を形成する。このサイドウオ
ール膜（２７）の幅は形成すべきＮ−型不純物領域の幅
と等しくなるように異方性エツチングの条件を規定する
。そしてゲート電極（２５）とサイドウオール膜（２７
）をマスクとしてＮ型不純物を高ドーズ量でイオン注入
する。
更に第２図りに示す如く、熱処理を行ない前記２回の不
純物イオン注入層を活性化してチャンネル領域近傍のＮ
−型不純物領域（２８ａ）（２９ａ）とこれらの領域に
隣接するＮ″″型不純物領域（２８ｂ） （２９ｂ＞と
からなるソースドレイン領域（２８）（２９）を形成す
る。
純物イオン注入層を活性化してチャンネル領域近傍のＮ
−型不純物領域（２８ａ）（２９ａ）とこれらの領域に
隣接するＮ″″型不純物領域（２８ｂ） （２９ｂ＞と
からなるソースドレイン領域（２８）（２９）を形成す
る。
斯上した従来の製造方法は例えば特開昭５９−１９７１
６１号公報等に記載されている。
６１号公報等に記載されている。
（ハ〉発明が解決しようとする問題点
しかし斯上した製造方法ではチャンネル領域近傍のＮ−
型不純物領域（２８ａ）（２９ａ）とこれらに隣接する
Ｎ′″型不純物領域（２８ｂ）（２９ｂ）とが−次元的
に配列され、Ｎ−型不純物領域（２８ａ）（２９ａ）の
抵抗による相互フンダクタンスｇｍが低下してしまう問
題点があった。
型不純物領域（２８ａ）（２９ａ）とこれらに隣接する
Ｎ′″型不純物領域（２８ｂ）（２９ｂ）とが−次元的
に配列され、Ｎ−型不純物領域（２８ａ）（２９ａ）の
抵抗による相互フンダクタンスｇｍが低下してしまう問
題点があった。
（ニ）問題点を解決するための手段
本発明は斯上した問題点に鑑みてなされ、ゲート電極の
側面に耐酸化マスク層より成るサイドウオール層を形成
し、基板表面を選択酸化してサイドウオール層を除去し
た後、チャンネル領域の近傍のソースドレイン領域の一
部を不純物をカウンタードープして低不純物濃度とする
ことにより、従来の欠点を改善したＭＯＳ半導体装置の
製造方法を実現するものである。
側面に耐酸化マスク層より成るサイドウオール層を形成
し、基板表面を選択酸化してサイドウオール層を除去し
た後、チャンネル領域の近傍のソースドレイン領域の一
部を不純物をカウンタードープして低不純物濃度とする
ことにより、従来の欠点を改善したＭＯＳ半導体装置の
製造方法を実現するものである。
（＊）作用
本発明に依れば、高不純物濃度のソースドレイン領域の
サイドウオール層を設けたチャンネル領域近傍をカウン
タードープにより低不純物濃度のソースドレイン領域に
変換しているので、高不純物濃度のソースドレイン領域
と低不純物濃度のソースドレイン領域を縦積み構造とし
て二次元的配置とするので、低不純物濃度のソースドレ
イン領域の抵抗によるｇｍの低下を防止できる。
サイドウオール層を設けたチャンネル領域近傍をカウン
タードープにより低不純物濃度のソースドレイン領域に
変換しているので、高不純物濃度のソースドレイン領域
と低不純物濃度のソースドレイン領域を縦積み構造とし
て二次元的配置とするので、低不純物濃度のソースドレ
イン領域の抵抗によるｇｍの低下を防止できる。
（へ）実施例
本発明の一実施例を第１図Ａ乃至第１図Ｆを参照して詳
述する。
述する。
本発明の第１の工程は第１図Ａおよび第１図Ｂに示すよ
うに、一導電型の半導体基板（１〉表面にゲート絶縁膜
（２）を介してポリシリコンより成るゲートを極（３）
を形成することにある。
うに、一導電型の半導体基板（１〉表面にゲート絶縁膜
（２）を介してポリシリコンより成るゲートを極（３）
を形成することにある。
本工程ではＰ型のシリコン基板（１）表面に選択酸化法
によりフィールド酸化膜（４）を形成し、素子領域（５
）表面には薄いゲート酸化膜（２）を形成する。続いて
ゲート酸化膜（２）上にはリンドープしたポリシリコン
層（６）を約５０００人の厚みに全面にＬＰＣＶＤ法で
付着する。更にポリシリフン層（６）上に所望のゲート
電極（３）のパターンをしたホトしシスト層（７）を付
着し、このホトレジスト層（７）をマスクとして用いポ
リシリコン層（６）およびゲート酸化膜（２）を順次反
応性イオンエツチングによりエツチングする。この結果
、上面をホトレジスト層（７）で被覆されたゲート電極
（３）を形成できる。
によりフィールド酸化膜（４）を形成し、素子領域（５
）表面には薄いゲート酸化膜（２）を形成する。続いて
ゲート酸化膜（２）上にはリンドープしたポリシリコン
層（６）を約５０００人の厚みに全面にＬＰＣＶＤ法で
付着する。更にポリシリフン層（６）上に所望のゲート
電極（３）のパターンをしたホトしシスト層（７）を付
着し、このホトレジスト層（７）をマスクとして用いポ
リシリコン層（６）およびゲート酸化膜（２）を順次反
応性イオンエツチングによりエツチングする。この結果
、上面をホトレジスト層（７）で被覆されたゲート電極
（３）を形成できる。
本発明の第２の工程は第１図Ｂに示すように、ゲート電
極（３）をマスクとして半導体基板（１）表面に高不純
物濃度のソースドレイン領域（８）（９）を形成するこ
とにある。
極（３）をマスクとして半導体基板（１）表面に高不純
物濃度のソースドレイン領域（８）（９）を形成するこ
とにある。
本工程では半導体基板（１）表面にヒ素をドーズ量５Ｘ
１０”ｃｍ−”、加速電圧８０ＫｅＶでイオン注入し、
基板（１）表面に約３０００人の深さにＮ１型のソース
ドレイン領域（８）＜９）を形成している。
１０”ｃｍ−”、加速電圧８０ＫｅＶでイオン注入し、
基板（１）表面に約３０００人の深さにＮ１型のソース
ドレイン領域（８）＜９）を形成している。
本発明の第３の工程は第１図Ｃに示ずように、半導体基
板（１）全面を耐酸化マスク層（１０）で被覆すること
にある。
板（１）全面を耐酸化マスク層（１０）で被覆すること
にある。
本工程では半導体基板（１）およびゲート酸化膜（３）
上に耐酸化マスク層となるシリコン窒化膜（１０）をＬ
ＰＣＶＤ法で約３０００人の厚さに付着する。従っ′て
ゲート電極（３）の側面にも約３０００人の厚さに耐酸
化マスク層（３）が付着きれている。
上に耐酸化マスク層となるシリコン窒化膜（１０）をＬ
ＰＣＶＤ法で約３０００人の厚さに付着する。従っ′て
ゲート電極（３）の側面にも約３０００人の厚さに耐酸
化マスク層（３）が付着きれている。
本発明の第４の工程は第１図りに示すように、耐酸化マ
スク層（１０）を異方性エツチングしてゲート電極（３
）の側面にサイドウオール層（１１）を形成することに
ある。
スク層（１０）を異方性エツチングしてゲート電極（３
）の側面にサイドウオール層（１１）を形成することに
ある。
本工程では反応性イオンエツチングにより耐酸化マスク
層（１０）全面の異方性エツチングを行ない、ゲート電
極（３）側面のみに耐酸化マスク層（１０）より成るサ
イドウオール層（１１）を形成する。このサイドウオー
ル層（１１）の幅は形成すべきＮ−型のソースドレイン
領域（１２）（１３）の幅と略一致している。
層（１０）全面の異方性エツチングを行ない、ゲート電
極（３）側面のみに耐酸化マスク層（１０）より成るサ
イドウオール層（１１）を形成する。このサイドウオー
ル層（１１）の幅は形成すべきＮ−型のソースドレイン
領域（１２）（１３）の幅と略一致している。
本発明の第５の工程は第１図Ｅに示すように、サイドウ
オール層（１１）をマスクとして半導体基板（１）表面
を選択酸化することにある。
オール層（１１）をマスクとして半導体基板（１）表面
を選択酸化することにある。
本工程は本発明の特徴とする工程であり、サイドウオー
ル層（１１）を選択酸化のマスクとして用い、９００℃
、スチーム雰囲気中で約４０分間の選択酸化を行う。こ
の結果、サイドウオール層（１１）のないソースドレイ
ン領域（８）（９）表面とゲート電極（３）表面には約
３０００人の厚みの選択酸化膜（１４）が選択的に形成
され、次工程でのマスクとして用いられる。
ル層（１１）を選択酸化のマスクとして用い、９００℃
、スチーム雰囲気中で約４０分間の選択酸化を行う。こ
の結果、サイドウオール層（１１）のないソースドレイ
ン領域（８）（９）表面とゲート電極（３）表面には約
３０００人の厚みの選択酸化膜（１４）が選択的に形成
され、次工程でのマスクとして用いられる。
本発明の第６の工程は第１図Ｆに示すように、サイドウ
オール層（１１）を除去し、Ｐ型不純物をカウンタード
ープしてソースドレイン領域（８）（９）の一部を低不
純物濃度とすることにある。
オール層（１１）を除去し、Ｐ型不純物をカウンタード
ープしてソースドレイン領域（８）（９）の一部を低不
純物濃度とすることにある。
本工程も本発明の特徴とする工程であり、サイドウオー
ル層（１１）を熱リン酸等で選択的にエツチング除去し
、チャンネル領域（１５）に隣接するソースドレイン領
域（８）（９）の一部を露出し、ボロンのイオン注入を
行う。このイオン注入はドーズ量１×１０″ｃＴ１１−
１、加速電圧２０ＫｅＶで行ない、前工程で形成した選
択酸化膜（１４）をマスクとして用いてゲート電極（３
）両側面のサイドウオール層（１１）のあった部分にカ
ウンタードープし、Ｎ“型のソースドレイン領域（８）
（９）の一部をＮ−型のソースドレイン領域（１２）（
１３）に変換する。従ってＮ−型のソースドレイン領域
（１２）（１３）とＮ“型のソースドレイン領域（８）
（９）が縦積みきれたＬＤＤ構造を実現できる。
ル層（１１）を熱リン酸等で選択的にエツチング除去し
、チャンネル領域（１５）に隣接するソースドレイン領
域（８）（９）の一部を露出し、ボロンのイオン注入を
行う。このイオン注入はドーズ量１×１０″ｃＴ１１−
１、加速電圧２０ＫｅＶで行ない、前工程で形成した選
択酸化膜（１４）をマスクとして用いてゲート電極（３
）両側面のサイドウオール層（１１）のあった部分にカ
ウンタードープし、Ｎ“型のソースドレイン領域（８）
（９）の一部をＮ−型のソースドレイン領域（１２）（
１３）に変換する。従ってＮ−型のソースドレイン領域
（１２）（１３）とＮ“型のソースドレイン領域（８）
（９）が縦積みきれたＬＤＤ構造を実現できる。
斯上した工程の後、選択酸化膜（１４）にフンタクト孔
を開け、Ｎ＋型ソースドレイン領域（８）（９）にオー
ミンクコンタクトするソースドレイン電極を形成する。
を開け、Ｎ＋型ソースドレイン領域（８）（９）にオー
ミンクコンタクトするソースドレイン電極を形成する。
（ト）発明の効果
本発明に依れば、サイドウオール層（１１）を耐酸化マ
スク層（１０）で形成し、選択酸化をして選択酸化膜（
１４）を形成し、選択酸化膜（１４）をマスクとしてＰ
型不純物をＮ＋型のソースドレイン領域（８）（９）の
一部にカウンタードープすることによりＮ−型のソース
ドレイン領域（１２）（１３）を形成することにより、
セルファラインを用いて縦積みのＬＤＤ構造を容易に形
成できる利点を有する。
スク層（１０）で形成し、選択酸化をして選択酸化膜（
１４）を形成し、選択酸化膜（１４）をマスクとしてＰ
型不純物をＮ＋型のソースドレイン領域（８）（９）の
一部にカウンタードープすることによりＮ−型のソース
ドレイン領域（１２）（１３）を形成することにより、
セルファラインを用いて縦積みのＬＤＤ構造を容易に形
成できる利点を有する。
また本発明に依れば、カウンタードープによりＮ−型ソ
ースドレイン領域（１２）（１３）の下側にＮ＋型ソー
スドレイン領域（８）（９）を配置できるので、Ｎ−型
ソースドレイン領域（１２）（１３）の抵抗によるｇｍ
の低下を防止できる利点を有する。
ースドレイン領域（１２）（１３）の下側にＮ＋型ソー
スドレイン領域（８）（９）を配置できるので、Ｎ−型
ソースドレイン領域（１２）（１３）の抵抗によるｇｍ
の低下を防止できる利点を有する。
第１１３ｆｌＡ乃至第１図Ｆは本発明によるＭＯＳ半導
体装置の製造方法を説明する断面図、第２図Ａ乃至第２
図りは従来のＭＯＳ半導体装置の製造方法を説明する断
面図である。 （１）は半導体基板、 （２）はゲート酸化膜、（３）
はゲート電極、 （８）（９）はＮ１型ソースドレイン
領域、（ｉｏ）は耐酸化マスク層、 （１１）はサイド
ウオール層、 （１２）＜１３）はＮ−型ソースド
レイン領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 ｍ１図八 へ１図り 第１図Ｅ 第２図Ａ 第２図Ｄ
体装置の製造方法を説明する断面図、第２図Ａ乃至第２
図りは従来のＭＯＳ半導体装置の製造方法を説明する断
面図である。 （１）は半導体基板、 （２）はゲート酸化膜、（３）
はゲート電極、 （８）（９）はＮ１型ソースドレイン
領域、（ｉｏ）は耐酸化マスク層、 （１１）はサイド
ウオール層、 （１２）＜１３）はＮ−型ソースド
レイン領域である。 出願人 三洋電機株式会社外１名 代理人 弁理士 西野卓嗣 外１名 ｍ１図八 へ１図り 第１図Ｅ 第２図Ａ 第２図Ｄ
Claims (1)
- （１）一導電型の半導体基板表面にゲート絶縁膜を介し
てポリシリコンより成るゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板表面に逆
導電型で高不純物濃度のソースドレイン領域を形成する
工程と、前記半導体基板全面を耐酸化マスク層で被覆す
る工程と、前記耐酸化マスク層を異方性エッチングして
前記ゲート電極の側面にサイドウォール層を形成する工
程と、前記サイドウォール層をマスクとして前記半導体
基板表面を選択酸化する工程と、前記サイドウォール層
を除去して一導電型の不純物をカウンタードープして前
記ソースドレイン領域の一部を低不純物濃度とする工程
とを具備することを特徴とするＭＯＳ半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24255986A JPS6396960A (ja) | 1986-10-13 | 1986-10-13 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24255986A JPS6396960A (ja) | 1986-10-13 | 1986-10-13 | Ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6396960A true JPS6396960A (ja) | 1988-04-27 |
Family
ID=17090891
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24255986A Pending JPS6396960A (ja) | 1986-10-13 | 1986-10-13 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6396960A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100540129B1 (ko) * | 1998-04-17 | 2006-03-09 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
| KR100540130B1 (ko) * | 1998-04-23 | 2006-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
-
1986
- 1986-10-13 JP JP24255986A patent/JPS6396960A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100540129B1 (ko) * | 1998-04-17 | 2006-03-09 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
| KR100540130B1 (ko) * | 1998-04-23 | 2006-03-16 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터 제조방법 |
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