KR100838067B1 - 카운터 도핑된 채널영역을 갖는 박막 트랜지스터, 이를구비한 평판표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 문턱전압을 조절하고 문턱전압 기울기를 개선할 수 있는 평판표시장치용 박막 트랜지스터와 이를 구비한 평판표시장치 및 그의 제조방법을 개시한다. 본 발명의 박막 트랜지스터는 기판; 상기 기판 상부에 형성되고, 제1도전형의 소오스 및 드레인 영역, 상기 소오스 영역 및 드레인 영역사이에 개재된 채널영역을 구비하되, 상기 채널영역은 상기 제1도전형의 불순물 및 상기 제1도전형과 반대 도전형의 제2도전형의 불순물이 카운터 도핑된 반도체층; 상기 반도체층과 절연되고, 상기 채널영역에 대응하여 형성된 게이트; 및 상기 소오스 및 드레인 영역에 전기적으로 콘택되는 소오스 및 드레인 전극을 포함한다.
Description
도 1은 종래의 박막 트랜지스터의 단면도이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 유기발광 표시장치의 제조방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 유기발광 표시장치의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
200, 300 : 기판 220, 320a, 320b : 반도체층
221, 321a, 321b : 소오스 영역 225, 325a, 325b : 드레인 영역
223, 323a, 323b : 체널영역 230, 330 : 게이트 절연막
240, 340a, 340b : 게이트 261, 361a, 361b : 소오스 전극
265, 365a, 365b : 드레인 전극 370 : 하부전극
390 : 유기막층 395 : 상부전극
본 발명은 평판표시소자에 관한 것으로서, 보다 구체적으로는 문턱전압의 조절이 가능하고 문턱전압 기울기가 개선된 평판표시장치용 박막 트랜지스터, 이를 구비한 유기발광 표시장치 및 그의 제조방법에 관한 것이다.
평판 표시소자중, 유기발광 표시장치는 자발광형 표시소자로서, 시야각이 넓고 콘트라스트가 우수할 뿐만 아니라, 응답속도가 빠르다는 장점을 가지고 있어 차세대 표시소자로서 주목을 받고 있다. 이러한 유기발광 표시장치는 구동방식에 따라 액티브 매트릭스형 표시장치와 패시브 매트릭스형 표시장치로 분류된다.
일반적으로, 액티브 매트릭스형 유기발광 표시장치는 화소가 매트릭스형태로 배열되는 화소부와, 상기 화소를 구동하기 위한 구동회로가 배열되는 구동회로부를 구비한다. 화소부에 배열되는 각 화소는 적어도 2개의 박막 트랜지스터, 하나의 캐패시터 및 하나의 유기발광소자로 구성된다. 화소를 구성하는 박막 트랜지스터는 통상 P형 박막트랜지스터로 구성된다. 화소의 유기발광(EL)소자는 P형 박막 트랜지스터에 의해 구동되어 화상을 표시하게 되므로, 박막 트랜지스터는 넓은 드레인 전압범위에서 동일한 드레인 전류를 얻을 수 있는 전류-전압 특성을 갖는 것이 바람직하다. 한편, 구동회로부를 구성하는 박막 트랜지스터는 게이트 전압에 제공되는 전압에 따른 드레인 전류의 온/오프 특성이 우수한 것이 바람직하다.
도 1은 종래의 박막 트랜지스터의 단면도를 도시한 것이다. 도 1을 참조하 면, 기판(100)상에 버퍼층(110)이 형성되고, 상기 버퍼층(110)상에 반도체층(120)이 형성된다. 상기 반도체층(120)은 소오스 영역(121) 및 드레인 영역(125) 그리고 소오스 영역(121) 및 드레인 영역(125)사이에 개재된 채널영역(123)을 구비한다. 게이트 절연막(130)상에 게이트(140)가 이 형성되고, 상기 층간 절연막(150)상에 콘택홀(151), (155)을 통해 상기 소오스 영역(121)과 드레인 영역(125)에 각각 전기적으로 연결되는 소오스 전극(161)과 드레인 전극(165)이 형성된다.
상기 박막 트랜지스터가 구동소자로 사용되는 유기발광 표시장치는 박막 트랜지스터를 통해 유기발광소자로 흐르는 전류에 의해 계조표시를 행한다. 화소를 구성하는 P형 박막 트랜지스터는 트랜지스터의 전압-전류 특성곡선에서 기울기가 작은 것이 계조표현에 적합하다. 한편, 회로영역에 배열되는 구동회로를 구성하는 N형 박막 트랜지스터는 우수한 구동능력을 갖는 것이 바람직하다. 그러므로, N형 박막 트랜지스터는 박막 트랜지스터의 전압-전류 특성곡선에서 기울기가 큰 것이 구동능력이 우수하다.
일반적으로 비정질 실리콘막을 증착한 다음 레이저 결정화공정을 통해 폴리실리콘막으로 결정화시키고, 폴리실리콘막을 패터닝하여 박막 트랜지스터의 반도체층을 형성한다. 레이저에 결정화공정에 의한 폴리실리콘막을 반도체층으로 사용하는 P형 박막 트랜지스터는 0.25 내지 0.30V/dec. 정도의 문턱전압 기울기(sub-threshold voltage slope)를 갖는다. 이러한 박막 트랜지스터의 문턱전압 기울기는 유기발광소자를 구동하기에는 다소 적은 값으로서, 적절한 계조표현을 얻기에는 0.30V/dec 이상의 문턱전압 기울기를 갖는 것이 바람직하다.
또한, 종래에는 문턱전압을 조절하기 위하여 채널영역에 불순물을 도핑시켜 주는데, P형 박막 트랜지스터의 채널영역에는 N형 불순물을 이온주압하여 문턱전압을 조절하였다. 그러므로, 종래의 박막 트랜지스터는 문턱전압과 문턱전압 기울기를 동시에 조절하는 것이 어려웠다. 종래에는 문턱전압 기울기를 개선시켜 주기 위하여 반도체층을 활성화 및 수소화 열처리시 온도를 저하시키는 방법 등이 있었으나, 이러한 방법은 소자의 이동도 특성이 저하되어 소자의 신뢰성을 저하시키는 요인이 되었다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 문턱전압을 조절하고 문턱전압 기울기를 개선할 수 있는 평판표시장치용 박막 트랜지스터 및 이를 구비한 평판표시장치와 그 제조방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명의 박막 트랜지스터는 기판; 상기 기판 상부에 형성되고, 제1도전형의 소오스 및 드레인 영역, 상기 소오스 영역 및 드레인 영역사이에 개재된 채널영역을 구비하되, 상기 채널영역은 상기 제1도전형의 불순물 및 상기 제1도전형과 반대 도전형의 제2도전형의 불순물이 카운터 도핑된 반도체층; 상기 반도체층과 절연되고, 상기 채널영역에 대응하여 형성된 게이트; 및 상기 소오스 및 드레인 영역에 전기적으로 콘택되는 소오스 및 드레인 전극을 포함한다.
상기 박막 트랜지스터의 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 동일하다. 이때, 상기 박막 트랜지스터의 문턱전압 기울기는 0.32 내지 0.37V/dec.를 갖으며, 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠이다.
상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 4x1012/㎠ 내지 1x1013/㎠ 이다.
상기 박막 트랜지스터의 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 서로 다르며, 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이고, 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이며, 상기 채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 이다. 이때, 상기 박막 트랜지스터의 문턱전압은 -1V 시프트되고, 상기 문턱전압 기울기는 0.05V/dec. 증가된다.
또한, 본 발명의 평판표시장치는 다수의 화소를 구비하는 화소어레이가 배열되는 화소영역과 상기 화소를 구동하는 구동회로부가 배열되는 구동회로영역을 구비하는 기판과; 상기 기판의 상기 화소영역상에 형성되되, 제1도전형의 제1소오스 및 드레인 영역 및 상기 제1소오스 및 드레인 영역사이에 개재된 제1채널영역을 구비하는 제1반도체층, 상기 제1채널영역에 대응하여 형성된 제1게이트, 및 상기 제1소오스 및 드레인 영역에 전기적으로 콘택되는 제1소오스 및 드레인 전극을 구비하는 제1박막 트랜지스터; 상기 기판의 상기 회로영역상에 형성되되, 제1도전형의 제2소오스 및 드레인 영역 및 상기 제2소오스 및 드레인 영역사이에 개재된 제2채널영역을 구비하는 제2반도체층, 상기 제2채널영역에 대응하여 형성된 제2게이트, 및 상기 제2소오스 및 드레인 영역에 전기적으로 콘택되는 제2소오스 및 드레인 전극을 구비하는 제2박막 트랜지스터; 및 상기 화소영역상에 상기 제1박막 트랜지스터에 전기적으로 연결되도록 형성된 표시소자를 포함한다. 상기 제1박막 트랜지스터의 제1채널영역은 상기 제1도전형의 불순물과, 상기 제1도전형과 반대 도전형인 제2도전형의 제2불순물이 카운터 도핑된다. 상기 제2박막 트랜지스터의 제2채널영역은 상기 제2도전형의 불순물이 도핑된다.
상기 제1박막 트랜지스터는 0.32 내지 0.37V/dec의 문턱전압 기울기를 가지며, 상기 제1채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 1.5x1012/㎠ 내지 4x1012/㎠이다.
상기 제1채널영역의 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 4x1012/㎠ 내지 1x1013/㎠ 이고, 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 이다.
상기 제1박막 트랜지스터의 문턱전압을 -1V 시프트시키고, 문턱전압 기울기를 0.05V/dec. 증가시킬 때, 상기 제1채널영역의 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이고, 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이며, 상기 제1채널영역으로 주입되는 총 도우즈량은 2x1012/㎠ 이다. 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이다.
또한, 본 발명의 평판표시장치의 제조방법은 다수의 화소를 구비하는 화소어 레이가 배열되는 화소영역과 상기 화소를 구동하는 구동회로부가 배열되는 구동회로영역을 구비하는 기판을 제공하는 단계; 상기 기판의 상기 화소영역과 상기 구동회로영역상에 각각 제1반도체층과 제2반도체층을 형성하는 단계; 이온주입공정을 통해 상기 제1반도체층을 제1도전형의 불순물과 제2도전형의 불순물로 카운터도핑시키고 상기 제2반도체층을 제2도전형의 불순물로 도핑시키는 단계; 기판상에 게이트 절연막을 형성하는 단계; 상기 화소영역과 상기 구동회로영역의 상기 게이트 절연막상에 제1게이트 및 제2게이트를 각각 형성하는 단계; 상기 제1 및 제2게이트를 마스크로 하여 상기 제1반도체층과 상기 제2반도체층으로 제1도전형의 불순물을 이온주입하여 제1소오스 및 드레인 영역과 제2소오스 및 드레인 영역을 각각 형성하는 단계; 제1 및 제2콘택홀을 갖는 제1절연막을 형성하는 단계; 상기 제1절연막상에 상기 제1소오스 및 드레인 영역과 상기 제1콘택홀을 통해 전기적으로 콘택되는 제1소오스 및 드레인 전극과, 상기 제2소오스 및 드레인 영역과 상기 제2콘택홀을 통해 전기적으로 콘택되는 제2소오스 및 드레인 전극을 형성하는 단계; 비어홀을 구비하는 제2절연막을 제1절연막상에 형성하는 단계; 및 상기 비어홀을 통해 상기 제1소오스 및 드레인 전극중 하나에 연결되는 표시소자를 형성하는 단계를 포함한다.
상기 이온주입공정은 상기 제1반도체층과 제2반도체층으로 제2도전형의 불순물을 이온주입한 다음, 마스크패턴을 이용하여 상기 제1반도체층으로 제1도전형의 불순물을 이온주입거나, 또는 마스크패턴을 이용하여 상기 제1반도체층으로 제1도전형의 불순물을 이온주입한 다음 상기 제1반도체층과 제2반도체층으로 제2도전형 의 불순물을 이온주입한다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조방법을 설명하기 위한 단면도를 도시한 것이다. 도 2a를 참조하면, 기판(200)상에 버퍼층(210)을 형성한다. 상기 기판(200)은 유리기판, 플라스틱 기판, 또는 금속기판을 포함한다. 상기 버퍼층(210)은 유기절연막이나 무기 절연막의 단일막 또는 다층막을 사용하거나 유기절연막과 무기절연막의 하이브리드막을 포함할 수 있다. 상기 버퍼층(210)상에 비정질 실리콘막을 증착한 다음 결정화 공정 등을 통해 폴리실리콘막으로 결정화시켜 준다. 이어서, 상기 폴리실리콘막을 패터닝하여 반도체층(220)을 형성한다.
도 2b를 참조하면, 상기 반도체층(220)으로 채널도핑을 실시한다. 상기 채널도핑은 P형 불순물(21P)과 N형 불순물(21N)을 동시에 이온주입하는 카운터 도핑을 실시한다. P형 박막 트랜지스터는 채널영역의 카운터 도핑량에 따라 문턱전압 기울기가 변하게 된다. 도 2c를 참조하면, 상기 반도체층(220)과 버퍼층(210)상에 게이트 절연막(230)을 형성한다. 상기 게이트 절연막(230)을 형성하기 전에 HF 세정공정을 수행할 수도 있다. 상기 게이트 절연막(230)상에 게이트 전극물질을 증착한 다음 사진식각공정을 통해 상기 반도체층(220)에 대응하여 게이트 전극(240)을 형성한다. 상기 카운터 도핑을 상기 게이트 절연막(230)을 형성한 다음 수행할 수도 있다.
도 2d를 참조하면, 상기 게이트 전극(240)을 마스크로 이용하여 상기 반도체 층(220)으로 예를 들어 P형 불순물(22P)을 이온주입하여 P형 소오스 영역(221)과 드레인 영역(225)을 형성한다. 이때, 상기 반도체층(220)중 상기 소오스 영역(221)과 드레인 영역(225)사이의 상기 게이트 전극(240)에 대응하는 부분(223)은 채널영역으로서, P형 불순물과 N형 불순물이 카운터 도핑되어 있다.
도 2e를 참조하면, 기판상에 층간 절연막(250)을 증착한 다음, 상기 층간 절연막(250)과 게이트 절연막(230)을 식각하여 상기 소오스 영역(221) 및 드레인 영역(225)을 각각 노출시키는 콘택홀(251), (255)을 형성한다. 상기 층간 절연막(250)상에 소오스/드레인 전극물질을 증착한 다음 패터닝하여 상기 콘택홀(251), (255)을 통해 상기 소오스 영역(221) 및 상기 드레인 영역(225)에 전기적으로 콘택되는 소오스 전극(261) 및 드레인 전극(265)을 형성한다.
상기 게이트 절연막(240)을 증착하기 전에 HF 세정공정을 수행하지 않은 경우, 채널영역(223)이 도핑이 되지 않은 경우 P형 박막 트랜지스터의 문턱전압 기울기는 0.31V/dec. 의 값을 갖는다. 카운터 도핑량이 1.5x1012/㎠ 일 때 문턱전압 기울기는 0.32V/dec. 이고, 카운터 도핑량이 2x1012/㎠ 일 때 문턱전압 기울기는 0.34V/dec. 이다. 또한, 카운터 도핑량이 3x1012/㎠ 일 때 문턱전압 기울기는 0.36V/dec. 이며, 카운터 도핑량이 4x1012/㎠ 때 문턱전압 기울기는 0.37V/dec. 이다. 그러므로, P형 박막 트랜지스터에서, 상기 게이트 절연막(240)을 증착하기 전에 HF세정공정을 진행하지 않은 경우, 0.32V/dec. 이상, 예를 들어 0.32V/dec. 내지 0.37V/dec. 의 문턱전압 기울기를 얻기 위해서는, 채널영역(223)의 카운터 도핑량 즉, P형 불순물과 N형 불순물의 도우즈량은 1.5x1012/㎠ 내지 4x1012/㎠ 인 것이 바람직하다.
게이트 절연막(230)을 증착하기 전에 HF 세정공정을 진행한 경우, P형 박막 트랜지스터의 문턱전압 기울기가 0.25V/dec. 정도이므로, 채널영역의 카운터 도핑량, 즉 P형불순물과 N형 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것이 바람직하다.
상기한 바와같이 문턱전압과는 관계없이 문턱전압 기울기의 값만을 조절하고자 하는 경우에는, 상기 채널영역(223)으로 P형 불순물(22P)와 N형 불순물(22N)을 동일 도우즈량으로 동시에 카운트도핑시켜 주므로, 추가 마스크공정없이 박막 트랜지스터의 문턱전압 기울기를 조절할 수 있다.
한편, P형 박막 트랜지스터의 문턱전압을 조절함과 동시에 문턱전압 기울기를 조절하는 경우에는 원하는 문턱전압의 이동을 고려하여 카운터 도우핑량을 결정한다. 예를 들어, P형 박막 트랜지스터의 문턱전압을 -1V 이동시키면서 문턱전압 기울기를 0.05V/dec. 만큼 증가시켜 주려면 N형 불순물의 도핑 도우즈량은 2x1012/㎠ 으로, p형 불순물의 도핑 도우즈량은 1x1012/㎠ 으로 이온도핑시켜, 채널영역(223)으로의 총 도핑 도우즈량은 3x1012/㎠ 이 되도록 한다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 카운터 도핑된 채널영역을 갖는 박막 트랜지스터를 구비한 유기발광 표시장치의 제조방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 화소 어레이가 형성될 화소영역(300b)와, 상기 화소 어레이의 화소를 구동시키기 위한 구동회로부가 형성될 구동회로영역(300a)을 구비하는 기판(300)을 제공한다. 상기 기판(300)상에 버퍼층(310)을 형성한다. 상기 기판(300)은 유리기판, 금속기판 또는 플라스틱 기판을 포함한다. 상기 버퍼층(310)은 유기절연막이나 무기 절연막의 단일막 또는 다층막을 사용하거나 유기절연막과 무기절연막의 하이브리드막을 포함할 수 있다. 상기 버퍼층(310)상에 비정질 실리콘막을 증착한 다음 결정화 공정 등을 통해 폴리실리콘막으로 결정화시켜 준다.
이어서, 상기 폴리실리콘막을 패터닝하여 제1반도체층(320a)과 제2반도체층(320b)을 형성한다. 상기 제1반도체층(320a)은 상기 구동회로영역(300a)에 형성되어 구동회로부를 구성하는 박막 트랜지스터의 액티브층이고, 상기 제2반도체층(320b)은 상기 화소영역(300b)에 형성되어 화소를 구성하는 박막 트랜지스터의 액티브층이다. 상기 제1 및 제2반도체층(320a, 320b)을 형성하기 위한 상기 폴리실리콘막의 패터닝공정후 HF세정공정을 실시할 수도 있다.
도 3b를 참조하면, 상기 반도체층(320)과 상기 버퍼층(310)상에 감광막을 도포한 다음 패터닝하여 감광막패턴(301)을 형성한다. 상기 감광막 패턴(301)은 상기 제2반도체층(320b)은 노출되고 상기 제1반도체층(320a)은 덮도록 형성된다. 상기 감광막 패턴(301)을 이온주입용 마스크로 이용하여 상기 제2반도체층(320)으로 P형 불순물(31P)을 도핑시켜 준다.
문턱전압의 조절과 무관한 경우, 상기 제1반도체층(320a)과 제2반도체층(320b)을 HF 세정하지 않은 경우에는, 상기 P형 불순물(31P)을 1.5x1012/㎠ 내지 4x1012/㎠ 의 도우즈량으로 이온주입한다. 상기 제1반도체층(320a)과 제2반도체층(320b)을 HF 세정한 경우에는, 상기 P형 불순물(31P)을 4x1012/㎠ 내지 1x1013/㎠의 도우즈량으로 이온주입한다. 한편, 문턱전압을 콘트롤하고자 하는 경우, 문턱전압을 -1V 시프트시키면서 문턱전압 기울기를 0.05V/dec. 증가시키기 위해서는, 상기 P형 불순물(31P)을 1x1012/㎠ 의 도우즈량으로 이온주입한다.
도 3c를 참조하면, 상기 감광막 패턴(301)을 제거한다. 상기 제1반도체층(300a)과 제2반도체층(300b)으로 P형 불순물(31P)을 이온주입한다. 문턱전압 조절에 관계하지 않는 경우, 제1반도체층(320a)과 제2반도체층(320b)을 HF 세정하지 않은 경우에는, 상기 N형 불순물(31N)을 상기 P형 불순물(31P)과 동일한 도우즈량, 예를 들어 1.5x1012/㎠ 내지 4x1012/㎠ 의 도우즈량으로 이온주입한다. 상기 제1반도체층(320a)과 제2반도체층(320b)을 HF 세정한 경우에는 상기 N형 불순물(31N)을 상기 P형 불순물(31P)와 동일한 도우즈량, 예를 들어 4x1012/㎠ 내지 1x1013/㎠의 도우즈량으로 이온주입한다. 한편, 문턱전압을 조절하고자 하는 경우, 문턱전압을 -1V 시프트시키면서 문턱전압 기울기를 0.05V/dec. 증가시키기 위해서는, 상기 N형 불순물(31N)을 2x1012/㎠ 의 도우즈량으로 이온주입한다. 따라서, 구동회로영역(300a)의 박막 트랜지스터의 반도체층(320a)은 N형 불순물(31N)만이 도핑되고, 화소영역(300b)의 박막 트랜지스터의 제2반도체층(320b)은 N형 불순물(31N)과 P형 불순물(31P)이 카운터 도핑된다. 이때, 제2반도체층(320b)의 채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 이 된다.
도 3d를 참조하면, 상기 반도체층(330)과 버퍼층(310)상에 게이트 절연막(330)을 형성한다. 다른 예로서, 상기 N형 불순물(31N)을 상기 게이트 절연막(330)을 증착한 다음, 상기 도우즈량으로 이온주입할 수도 있다. 상기 게이트 절연막(330)상에 게이트 전극물질을 증착한 다음 사진식각공정을 통해 상기 제1반도체층(320a)에 대응하여 제1게이트 전극(340a)을 형성하고, 상기 제2반도체층(320b)에 대응하여 제2게이트 전극(340b)을 형성한다.
상기 제1게이트 전극(340a)과 제2게이트 전극(340b)을 각각 이온주입 마스크로 하여 상기 제1반도체층(320a)과 상기 제2반도체층(320b)으로 P형 고농도 불순물을 이온주입하여 상기 제1반도체층(320a)에 제1소오스영역(321a) 및 제2드레인 영역(325a)를 형성하고, 상기 제2반도체층(320b)에 제2소오스영역(321b) 및 드레인 영역(325b)를 형성한다. 따라서, 제1반도체층(320a)에 N형 불순물이 도핑된 채널영역(323a)이 형성되고, 상기 제2반도체층(320b)에 N형 불순물 및 P형 불순물이 카운터 도핑된 채널영역(323b)이 형성된다.
도 3e를 참조하면, 기판(300)상에 층간 절연막(351)을 증착한 다음, 상기 층간 절연막(351)과 게이트 절연막(330)을 식각하여 상기 제1소오스 영역(321a) 및 드레인 영역(325a)을 각각 노출시키는 제1콘택홀(351a), (355a) 그리고 제2소오스 영역(321b) 및 드레인 영역(325b)을 각각 노출시키는 제2콘택홀(351b), (355b)을 형성한다. 상기 층간 절연막(350)상에 소오스/드레인 전극물질을 증착한 다음 패터닝하여 상기 제1콘택홀(351a), (355a)을 통해 상기 제1소오스 영역(321a) 및 드레인 영역(325a)에 전기적으로 콘택되는 제1소오스 전극(361a) 및 드레인 전극(365a)을 형성하고, 상기 제2콘택홀(351b), (355b)을 통해 상기 제2소오스 영역(321b) 및 드레인 영역(325b)에 전기적으로 콘택되는 제2소오스 전극(361b) 및 드레인 전극(365b)을 형성한다.
도 3f를 참조하면, 기판(300)상에 보호막(353)을 증착하고 그위에 평탄화막(355)을 형성한다. 상기 평탄화막(355)과 보호막(353)을 식각하여 상기 제2소오스영역(361b) 및 드레인 영역(365b)중 하나, 예를 들어 제2드레인 영역(365b)을 노출시키는 비어홀(357)을 형성한다. 상기 평탄화막(355)상에 상기 비어홀(357)을 통해 상기 제2드레인 영역(365b)에 연결되는 하부전극(370)을 형성한다. 상기 기판상에 상기 하부전극(370)의 일부분을 노출시키는 개구부(385)를 구비하는 화소분리막(380)을 형성한다. 상기 개구부(385)의 하부전극(370)상에 유기막층(390)을 형성하고, 기판상에 상부전극(395)을 형성한다. 상기 유기막층(390)은 전자주입층, 전자수송층, 유기발광층, 정공수송층, 정공주입층, 정공억제층으로부터 선택되는 하나이상의 유기막층을 포함한다. 상기 유기막층(390)중 공통층은 기판전면에 형성할 수도 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예에 따른 카운터 도핑된 채널영역을 갖는 박막 트랜지스터를 구비한 유기발광 표시장치의 제조방법을 설명하기 위한 단면도이다. 다른 실시예에서는 N형 불순물을 도핑한 다음 P형 불순물을 도핑하는 것만이 일 실시예와 다르다.
도 4a를 참조하면, 화소 어레이가 형성될 화소영역(300b)와, 상기 화소 어레이의 화소를 구동시키기 위한 구동회로부가 형성될 구동회로영역(300a)을 구비하는 기판(300)을 제공한다. 상기 기판(300)상에 버퍼층(310)을 형성한다. 상기 기판(300)은 유리기판, 금속기판 또는 플라스틱 기판을 포함한다. 상기 버퍼층(310)은 유기절연막이나 무기 절연막의 단일막 또는 다층막을 사용하거나 유기절연막과 무기절연막의 하이브리드막을 포함할 수 있다. 상기 버퍼층(310)상에 비정질 실리콘막을 증착한 다음 결정화 공정 등을 통해 폴리실리콘막으로 결정화시켜 준다.
이어서, 상기 폴리실리콘막을 패터닝하여 제1반도체층(320a)과 제2반도체층(320b)을 형성한다. 상기 제1반도체층(320a)은 상기 구동회로영역(300a)에 형성되어 구동회로부를 구성하는 박막 트랜지스터의 액티브층이고, 상기 제2반도체층(320b)은 상기 화소영역(300b)에 형성되어 화소를 구성하는 박막 트랜지스터의 액티브층이다. 상기 제1 및 제2반도체층(320a, 320b)을 형성하기 위한 상기 폴리실리콘막의 패터닝공정후 HF세정공정을 실시할 수도 있다.
도 4b를 참조하면, 상기 제1반도체층(320a)과 제2반도체층(320b)으로 N형 불순물(31N)을 이온주입한다. 문턱전압의 조절과 무관한 경우, 상기 제1반도체층(320a)이 HF 세정되지 않은 경우에는, 상기 N형 불순물(31N)을 1.5x1012/㎠ 내지 4x1012/㎠ 의 도우즈량으로 이온주입한다. 상기 HF 세정공정이 수행된 경우에는, 상기 N형 불순물(31N)을 4x1012/㎠ 내지 1x1013/㎠의 도우즈량으로 이온주입한다. 한편, 문턱전압을 콘트롤하고자 하는 경우, 문턱전압을 -1V 시프트시키면서 문턱전압 기울기를 0.05V/dec. 증가시키기 위해서는, 상기 N형 불순물(31N)을 2x1012/㎠ 의 도우즈량으로 이온주입한다.
도 4c를 참조하면, 상기 반도체층(320)과 상기 버퍼층(310)상에 감광막을 도포한 다음 패터닝하여 감광막패턴(301)을 형성한다. 상기 감광막 패턴(301)은 상기 제2반도체층(320b)은 노출되고 상기 제1반도체층(320a)은 덮도록 형성된다. 상기 감광막 패턴(301)을 이온주입용 마스크로 이용하여 상기 제2반도체층(320)으로 P형 불순물(31P)을 도핑시켜 준다. 따라서, 구동회로영역(300a)의 박막 트랜지스터의 반도체층(320a)은 N형 불순물(31N)만이 도핑되고, 화소영역(300b)의 박막 트랜지스터의 제2반도체층(320b)은 N형 불순물(31N)과 P형 불순물(31P)이 카운터 도핑된다.
문턱전압의 조절과 무관한 경우, 상기 제1반도체층(320a)과 상기 제2반도체층(320b)에 대하여 HF 세정공정이 수행되지 않았을 경우에는, 상기 P형 불순물(31P)을 상기 N형 불순물(31N)과 동일한 도우즈량, 예를 들어 1.5x1012/㎠ 내지 4x1012/㎠ 의 도우즈량으로 이온주입한다. 상기 HF 세정공정을 수행하였을 때에는 상기 P형 불순물(31P)을 상기 N형 불순물(31N)과 동일한 도우즈량, 예를 들어 4x1012/㎠ 내지 1x1013/㎠의 도우즈량으로 이온주입한다. 한편, 문턱전압을 콘트롤하고자 하는 경우, 문턱전압을 -1V 시프트시키면서 문턱전압 기울기를 0.05V/dec. 증가시키기 위해서는, 상기 P형 불순물(31P)을 1x1012/㎠ 의 도우즈량으로 이온주입한다.
이어서, 상기 감광막 패턴(301)을 제거한 다음 도 3d 내지 도 3f에 도시된 바와같은 후속공정을 진행하여 유기발광 표시장치를 제조한다.
발명의 실시예에 따른 화소영역의 각 화소를 구성하는 박막 트랜지스 및 유기발광소자의 구조는 도 3f에 도시된 구조에 한정되는 것이 아니라 다양한 구조를 가질 수 있으며, 전면발광형 유기발광 표시장치 뿐만 아니라 배면발광형 또는 양변발광형 유기발광 표시장치에도 적용가능하다. 또한, P형 박막 트랜지스터 뿐만 N형 박막 트랜지스터에도 적용가능하다. 구동회로부가 CMOS 트랜지스터로 구성되는 경우, N형 박막 트랜지스터의 채널영역에는 P형 불순물을 채널도핑한다. 또한, 본 발명의 박막 트랜지스터는 스위칭소자로 박막 트랜지스터를 사용하는 액정표시장치와 같은 평판표시장치에도 적용가능하다.
상기한 바와같은 본 발명의 실시예에 따르면, 채널영역을 카운터 도핑시켜 문턱전압을 콘트롤할 수 있음과 동시에 문턱전압 기울기를 개선하여 우수한 계조표시를 할 수 있다. 또한, 화소영역에 형성되는 박막 트랜지스터는 채널영역을 카운터 도핑시키고, 회로영역에 형성되는 박막 트랜지스터는 문턱전압 조절을 위하 불순물을 도핑시켜 주므로써, 우수한 계조표현 및 고속 스위칭 특성을 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 기판;상기 기판 상부에 형성되고, 제1도전형의 소오스 및 드레인 영역, 상기 소오스 영역 및 드레인 영역사이에 개재된 채널영역을 구비하되, 상기 채널영역은 상기 제1도전형의 불순물 및 상기 제1도전형과 반대 도전형의 제2도전형의 불순물이 카운터 도핑된 반도체층;상기 반도체층과 절연되고, 상기 채널영역에 대응하여 형성된 게이트; 및상기 소오스 및 드레인 영역에 전기적으로 콘택되는 소오스 및 드레인 전극을 포함하되,상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 동일한 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제1항에 있어서, 상기 박막 트랜지스터의 문턱전압 기울기는 0.32 내지 0.37V/dec.를 갖으며, 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것을 특징으로 하는 박막 트랜지스터.
- 기판;상기 기판 상부에 형성되고, 제1도전형의 소오스 및 드레인 영역, 상기 소오스 영역 및 드레인 영역사이에 개재된 채널영역을 구비하되, 상기 채널영역은 상기 제1도전형의 불순물 및 상기 제1도전형과 반대 도전형의 제2도전형의 불순물이 카운터 도핑된 반도체층;상기 반도체층과 절연되고, 상기 채널영역에 대응하여 형성된 게이트; 및상기 소오스 및 드레인 영역에 전기적으로 콘택되는 소오스 및 드레인 전극을 포함하되,상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 서로 다른 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서, 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이고, 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이며, 상기 채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 인 것을 특징으로 하는 박막 트랜지스터.
- 제6항에 있어서, 상기 제1도전형의 불순물과 제2도전형의 불순물의 도우즈량에 따라 상기 박막 트랜지스터의 문턱전압은 -1V 시프트되고, 문턱전압 기울기는 0.05V/dec. 증가되는 것을 특징으로 하는 박막 트랜지스터.
- 다수의 화소를 구비하는 화소어레이가 배열되는 화소영역과 상기 화소를 구동하는 구동회로부가 배열되는 구동회로영역을 구비하는 기판과;상기 기판의 상기 화소영역상에 형성되되, 제1도전형의 제1소오스 및 드레인 영역 및 상기 제1소오스 및 드레인 영역사이에 개재된 제1채널영역을 구비하는 제1반도체층; 상기 제1채널영역에 대응하여 형성된 제1게이트; 및 상기 제1소오스 및 드레인 영역에 전기적으로 콘택되는 제1소오스 및 드레인 전극을 구비하는 제1박막 트랜지스터;상기 기판의 상기 회로영역상에 형성되되, 제1도전형의 제2소오스 및 드레인 영역 및 상기 제2소오스 및 드레인 영역사이에 개재된 제2채널영역을 구비하는 제2반도체층; 상기 제2채널영역에 대응하여 형성된 제2게이트; 및 상기 제2소오스 및 드레인 영역에 전기적으로 콘택되는 제2소오스 및 드레인 전극을 구비하는 제2박막 트랜지스터; 및상기 화소영역상에 상기 제1박막 트랜지스터에 전기적으로 연결되도록 형성된 표시소자를 포함하며,상기 제1박막 트랜지스터의 제1채널영역은 상기 제1도전형의 불순물과, 상기 제1도전형과 반대 도전형인 제2도전형의 제2불순물이 카운터 도핑되고,상기 제2박막 트랜지스터의 제2채널영역은 상기 제2도전형의 불순물이 도핑된 평판표시장치.
- 제8항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 1.5x1012/㎠ 내지 4x1012/㎠ 인 것을 특징으로 하는 평판표시장치.
- 제9항에 있어서, 상기 제1박막 트랜지스터는 0.32 내지 0.37V/dec. 의 문턱전압 기울기를 갖는 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서, 상기 제1채널영역의 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 4x1012/㎠ 내지 1x1013/㎠ 이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이며 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이고 제1채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 이며, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 인 것을 특징으로 하는 평판표시장치.
- 제12항에 있어서, 상기 제1박막 트랜지스터는 문턱전압이 -1V 시프트되고, 문턱전압 기울기가 0.05V/dec. 증가되는 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서, 상기 표시소자는 유기발광소자인 것을 특징으로 하는 평판 표시장치.
- 다수의 화소를 구비하는 화소어레이가 배열되는 화소영역과 상기 화소를 구동하는 구동회로부가 배열되는 구동회로영역을 구비하는 기판을 제공하는 단계;상기 기판의 상기 화소영역과 상기 구동회로영역상에 각각 제1반도체층과 제2반도체층을 형성하는 단계;이온주입공정을 통해 상기 제1반도체층을 제1도전형의 불순물과 제2도전형의 불순물로 카운터도핑시키고 상기 제2반도체층을 제2도전형의 불순물로 도핑시키는 단계;기판상에 게이트 절연막을 형성하는 단계;상기 화소영역과 상기 구동회로영역의 상기 게이트 절연막상에 제1게이트 및 제2게이트를 각각 형성하는 단계;상기 게이트를 마스크로 하여 상기 제1반도체층과 상기 제2반도체층으로 제1도전형의 불순물을 이온주입하여 제1소오스 및 드레인 영역과 제2소오스 및 드레인 영역을 각각 형성하는 단계;제1 및 제2콘택홀을 갖는 제1절연막을 형성하는 단계;상기 제1절연막상에 상기 제1소오스 및 드레인 영역과 상기 제1콘택홀을 통해 전기적으로 콘택되는 제1소오스 및 드레인 전극과, 상기 제2소오스 및 드레인 영역과 상기 제2콘택홀을 통해 전기적으로 콘택되는 제2소오스 및 드레인 전극을 형성하는 단계;비어홀을 구비하는 제2절연막을 제1절연막상에 형성하는 단계; 및상기 비어홀을 통해 상기 제1소오스 및 드레인 전극중 하나에 연결되는 표시소자를 형성하는 단계를 포함하는 평판표시장치의 제조방법.
- 제15항에 있어서, 상기 이온주입공정은상기 제1반도체층과 제2반도체층으로 제2도전형의 불순물을 이온주입하는 단계;상기 제2반도체층을 덮도록 마스크패턴을 형성하는 단계;상기 마스크패턴을 이용하여 상기 제1반도체층으로 제1도전형의 불순물을 이온주입하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제15항에 있어서, 상기 이온주입공정은상기 제2반도체층을 덮도록 마스크패턴을 형성하는 단계;상기 마스크패턴을 이용하여 상기 제1반도체층으로 제1도전형의 불순물을 이온주입하는 단계;상기 마스크패턴을 제거하는 단계; 및상기 제1반도체층과 제2반도체층으로 제2도전형의 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제16항 또는 제17항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 1.5x1012/㎠ 내지 4x1012/㎠ 인 것을 특징으로 하는 평판표시장치의 제조방법.
- 제16항 또는 제17항에 있어서, 상기 제1채널영역의 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 4x1012/㎠ 내지 1x1013/㎠ 이고, 상기 제2채널영역의 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것을 특징으로 하는 평판표시장치의 제조방법.
- 제16항 또는 제17항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이며 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이고 상기 제1채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 이며, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 인 것을 특징으로 하는 평판표시장치의 제조방법.
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