KR20140026156A - 액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자 - Google Patents

액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자 Download PDF

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Abstract

높이를 낮추면서도 누설전류를 효율적으로 단속할 수 있는 액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자를 제시한다.
본 기술의 일 실시예에 의한 액세스 소자는 제 1 타입 반도체층, 제 1 타입 반도체층 상에 형성되는 제 3 타입 반도체층, 제 3 타입 반도체층 상에 형성되는 제 2 타입 반도체층, 제 1 타입 반도체층과 제 3 타입 반도체층 사이에 개재되며 제 1 타입 반도체층에 대한 제 1 카운터 도핑층 및 제 3 타입 반도체층과 제 2 타입 반도체층 사이에 개재되며 제 2 타입 반도체층에 대한 제 2 카운터 도핑층을 포함할 수 있다.

Description

액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자{Access Device and Fabrication Method Thereof, and Semiconductor Memory Device Having the Same}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 액세스 소자 및 제조 방법, 이를 포함하는 반도체 메모리 소자에 관한 것이다.
최근 들어, 플래시 메모리를 대체할 비휘발성 메모리 장치로 저항변화 메모리 장치가 주목받고 있다. 저항변화 메모리 장치의 대표적인 예로 상변화 메모리 소자(PRAM), 저항 메모리 소자(ReRAM) 등을 들 수 있으며 이들은 셀 스위칭 소자 즉, 액세스 소자를 이용하여 개별 셀을 선택하는 구조를 가질 수 있다.
메모리 장치의 고집적화에 따라 액세스 소자의 크기도 감소되고 있는데, 이는 워드라인 및 비트라인 저항 증가와 액세스 소자 자체의 저항 증가를 유발하여 동작 전류의 부족 현상이 나타나고 있다. 따라서 고성능 및 고집적의 액세스 소자가 요구되고 있다.
기존에는 MOS 트랜지스터나 바이폴라 트랜지스터를 액세스 소자로 사용하였으나, 고집적화에 부응하여 수직형 다이오드가 액세스 소자로 주로 이용되고 있다.
일반적인 상변화 메모리 장치에서는, 워드라인을 N+ 접합 영역으로 형성하여 다이오드의 일 전극으로 사용하고, 워드라인 상에 선택적 에피택셜 성장(SEG)에 의한 단결정 실리콘 영역을 형성하여 다이오드의 타 전극으로 사용하고 있다. 하지만 반도체 메모리 장치의 축소율이 증가함에 따라 N+ 접합 영역을 채용하는 워드라인은 저항이 증가하게 되고, 이에 따라 다이오드의 특성 또한 저하된다. 이를 해결하기 위해 지정된 개수의 셀마다 워드라인 콘택을 형성하여 저항을 낮추고자 하였으나 이는 고집적화를 저해하는 요소로 작용할 수 밖에 없다.
개선된 방법으로, 워드라인을 메탈로 형성하고 메탈 상에 폴리실리콘 다이오드를 형성하는 구조가 연구되었다.
도 1은 일반적인 액세스 소자의 구조를 설명하기 위한 도면으로, 폴리실리콘 다이오드의 일 예이다.
도 1에 도시한 액세스 소자(100)는 제 1 타입 반도체층(101), 제 2 타입 반도체층(103) 및 이들 사이에 개재되는 제 3 타입 반도체층(105)을 포함한다. 여기에서, 제 1 타입 반도체층(101)은 N+ 타입 이온 도핑 영역일 수 있고, 제 2 타입 반도체층(103)은 P+ 타입 이온 도핑 영역일 수 있다. 또한, 제 3 타입 반도체층(105)은 고저항 영역으로서 예를 들어 인트린식(Intrinsic) 반도체 층일 수 있다. 아울러, 제 2 타입 반도체층(103)을 형성한 후에는 열처리를 수행하여 도펀트를 활성화시킨다.
이러한 구조에서는 다이오드 형성을 위해 필라(pillar) 형태로의 패터닝 공정이 수반되는데, 높은 종횡비(aspect ratio)로 인해 다이오드 식각 공정 또는 후속 세정 공정에서 다이오드가 무너지는 현상이 발생하여 수율이 저하되는 문제가 있다. 다이오드의 무너짐을 방지하기 위해서는 종횡비를 낮추어야 하며, 이는 결국 다이오드로 작용하는 폴리실리콘의 높이를 낮추어야 함을 의미한다.
즉, 도 1을 참조하면 후속 열처리 과정에서 제 1 타입 반도체층(101) 및 제 2 타입 반도체층(103)에 도핑된 이온이 제 3 타입 반도체층(105)으로 확산되게 된다. 이때, 도펀트의 확산 프로파일은 제 1 타입 이온이 프로파일 B1과 같이 제 3 타입 반도체층(105)으로 깊이 확산되고, 제 2 타입 이온이 프로파일 A1과 같이 제 3 타입 반도체층(105)으로 깊이 확산되는 것을 알 수 있다.
다이오드의 오프 커런트 특성은 제 3 타입 반도체층(105)의 높이가 높을수록 우수해 지는 경향이 있는데, 열처리시 제 1 및 제 2 타입 반도체층(101, 103)에서 제 3 타입 반도체층(105)으로 도펀트가 지정된 깊이 이상 확산되면 제 3 타입 반도체층(105)의 실질적인 높이가 줄어드는 결과를 가져와 다이오드의 특성을 확보할 수 없다.
이에 따라 현재의 PIN 다이오드는 제 3 타입 반도체층(105)을 충분한 높이로 형성할 수 밖에 없으며, 이는 전체 다이오드(100)의 높이를 증가시키고 후속 공정에서 다이오드가 쓰러져 수율이 저하되는 결과를 초래한다.
하지만 다이오드의 높은 종횡비 문제를 해결하고자 폴리실리콘의 높이를 낮추는 경우 후속 공정에서 수반되는 열적 영향에 의해 도펀트가 제 3 타입 반도체층(105)을 지나서까지 확산될 수 있고, 역방향 바이어스 인가 상태에서 전류 누설 특성이 열화된다. 따라서, 다이오드의 높이를 감소시키는 경우에는 후속 공정의 열적 영향에 의한 도펀트 확산을 억제하기 위해 다이오드에 주입되는 도펀트의 농도가 일정 수준 이하로 유지되어야 한다.
그러나, 다이오드에 주입되는 도펀트의 농도가 낮을 경우 다이오드의 온(on) 전류 특성이 저하되어 액세스 소자의 신뢰성을 보장할 수 없다.
본 기술의 실시예는 낮은 높이를 갖는 액세스 소자 및 그 제조 방법, 이를 포함하는 반도체 메모리 소자를 제공할 수 있다.
본 기술의 일 실시예에 의한 액세스 소자는 제 1 타입 반도체층; 상기 제 1 타입 반도체층 상에 형성되는 제 3 타입 반도체층; 상기 제 3 타입 반도체층 상에 형성되는 제 2 타입 반도체층; 상기 제 1 타입 반도체층과 상기 제 3 타입 반도체층 사이에 개재되며 상기 제 1 타입 반도체층에 대한 제 1 카운터 도핑층; 및 상기 제 3 타입 반도체층과 상기 제 2 타입 반도체층 사이에 개재되며 상기 제 2 타입 반도체층에 대한 제 2 카운터 도핑층;을 포함할 수 있다.
본 기술의 일 실시예에 의한 액세스 소자 제조 방법은 반도체 기판 상에 실리콘층을 형성하는 단계; 상기 실리콘층 저부에 제 1 타입 이온을 도핑하여 제 1 타입 반도체층을 지정된 높이로 형성하는 단계; 상기 실리콘층에 상기 제 1 타입 이온에 대한 카운터 이온을 도핑하여 상기 제 1 타입 반도체층과 접합되는 제 1 카운터 도핑층을 지정된 높이로 형성하는 단계; 상기 실리콘층에 제 2 타입 이온에 대한 카운터 이온을 도핑하여, 상기 제 1 카운터 도핑청과 지정된 높이 이격된 위치에, 지정된 높이의 제 2 카운터 도핑층을 형성하는 단계; 및 상기 실리콘층에 상기 제 2 타입 이온을 주입하여 상기 실리콘층 상부에 제 2 타입 반도체층을 형성하는 단계;를 포함할 수 있다.
다른 관점에서, 본 기술의 일 실시예에 의한 액세스 소자 제조 방법은 반도체 기판 상에 제 1 타입 이온이 도핑된 제 1 타입 반도체층을 지정된 높이로 형성하는 단계; 상기 제 1 타입 반도체층 상에 상기 제 1 타입 이온에 대한 카운터 이온이 도핑된 제 1 카운터 도핑층을 지정된 높이로 형성하는 단계; 상기 제 1 카운터 도핑층 상에 제 3 타입 반도체층을 지정된 높이로 형성하는 단계; 상기 제 3 타입 반도체층 상에 제 2 타입 이온에 대한 카운터 이온이 도핑된 제 2 카운터 도핑층을 지정된 높이로 형성하는 단계; 및 상기 제 2 카운터 도핑층 상에 상기 제 2 타입 이온이 도핑된 제 2 타입 반도체층을 지정된 높이로 형성하는 단계;를 포함할 수 있다.
한편, 본 기술의 일 실시예에 의한 반도체 메모리 소자는 반도체 기판에 형성되는 워드라인; 상기 워드라인과 전기적으로 접속되는 액세스 소자; 및 상기 액세스 소자와 전기적으로 접속되는 저항변화 메모리 소자;를 포함하고, 상기 액세스 소자는, 상기 워드라인과 접속되는 제 1 타입 반도체층; 상기 제 1 타입 반도체층 상에 형성되는 제 3 타입 반도체층; 상기 제 3 타입 반도체층 상에 형성되며, 상기 저항변화 메모리 소자와 접속되는 제 2 타입 반도체층; 상기 제 1 타입 반도체층과 상기 제 3 타입 반도체층 사이에 개재되며 상기 제 1 타입 반도체층에 대한 제 1 카운터 도핑층; 및 상기 제 3 타입 반도체층과 상기 제 2 타입 반도체층 사이에 개재되며 상기 제 2 타입 반도체층에 대한 제 2 카운터 도핑층;을 포함할 수 있다.
본 기술에 의하면 액세스 소자의 높이를 최소화하면서도 전류 누설 특성을 개선하여 고성능 및 고집적화된 반도체 집적 장치를 제공할 수 있다.
또한, 액세스 소자 제조 수율을 대폭 향상시킬 수 있다.
도 1은 일반적인 액세스 소자의 구조도,
도 2는 본 발명의 일 실시예에 의한 액세스 소자의 구조도,
도 3 내지 도 10은 본 발명의 일 실시예에 의한 반도체 메모리 소자 제조 방법을 설명하기 위한 도면,
도 11 내지 도 13은 본 발명의 다른 실시에에 의한 반도체 메모리 소자 제조 방법을 설명하기 위한 도면,
도 14는 액세스 소자의 구조에 따른 도펀트 확산 프로파일을 설명하기 위한 도면,
도 15 및 도 16은 본 발명의 실시예에 따른 저항변화 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 의한 액세스 소자의 구조도이다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 액세스 소자(200)는 제 1 타입 반도체층(201), 제 1 타입 반도체층(201) 상에 형성되는 제 3 타입 반도체층(205), 제 3 타입 반도체층(205) 상에 형성되는 제 2 타입 반도체층(203), 제 1 타입 반도체층(201)과 제 3 타입 반도체층(205) 사이에 개재되며 제 1 타입 반도체층(201)에 대한 제 1 카운터 도핑층(207), 제 3 타입 반도체층(205)과 제 2 타입 반도체층(203) 사이에 개재되며 제 2 타입 반도체층(203)에 대한 제 2 카운터 도핑층(209)을 포함할 수 있다.
본 발명의 일 실시예에서, 제 1 타입 반도체층(201)은 예를 들어 P+ 이온이 도핑된 반도체층일 수 있으며, 이 경우 제 2 타입 반도체층(203)은 N+ 이온이 도핑된 반도체층일 수 있다. 또한, 이 때 제 1 카운터 도핑층(207)은 N- 이온이 도핑된 층일 수 있고, 제 2 카운터 도핑층(209)은 P- 이온이 도핑된 층일 수 있다.
본 발명의 다른 실시예에서, 제 1 타입 반도체층(201)은 예를 들어 N+ 이온이 도핑된 반도체층일 수 있다. 이때, 제 2 타입 반도체층(203)은 P+ 이온을 도핑하여 형성할 수 있고, 제 1 타입 카운터 도핑층(207) 및 제 2 타입 카운터 도핑층(209) 각각은 P- 이온 및 N- 이온을 도핑하여 형성할 수 있다.
한편, N+ 이온이 도핑되는 제 1 타입 반도체층(201)은 도펀트의 양을 다이오드의 도펀트 프로파일 튜닝이 가능한 수준, 예를 들어 1E19 atoms/cm3 ~ 1E21 atoms/cm3 범위로 하여 인-시튜(in-situ) 도핑 또는 이온 주입의 방법에 의하여 형성할 수 있다.
그리고, P- 이온이 도핑되는 제 1 카운터 도핑층(207)은 후속 공정의 열적 영향 및 다이오드 구조에 의해 결정되는 도펀트 프로파일에 따라 두께 및 이온 농도가 결정되고, 인-시튜 도핑 또는 이온 주입 방법에 의해 형성할 수 있다.
N- 이온이 도핑되는 제 2 카운터 도핑층(209) 또한 후속 공정에서 형성될 제 2 타입 반도체층(203)으로부터 확산되는 도펀트 프로파일에 따라 두께 및 이온 농도가 결정되며, 인-시튜 도핑 또는 이온 주입 방법에 의해 형성할 수 있다. 하지만, 하부의 제 3 타입 반도체층(205)으로의 도펀트 확산에 의한 영향을 고려하여 인-시튜 도핑 방식으로 형성하는 것이 바람직하다.
이와 같은 구조를 갖는 액세스 소자(200)는 제 1 타입 반도체층(201)과 제 3 타입 반도체층(205) 사이에 삽입된 제 1 카운터 도핑층(207), 제 3 타입 반도체층(205)과 제 2 타입 반도체층(203) 사이에 삽입된 제 2 카운터 도핑층(209) 에 의해 제 1 및 제 2 타입 반도체층(201, 203)으로부터 확산되는 도펀트의 기여를 상쇄시킬 수 있다. 따라서 접합부부 즉, 제 3 타입 반도체층(205)에서의 순수 도핑 농도를 감소시켜 접합 농도가 감소한 효과를 얻을 수 있고, 결국 다이오드의 누설 전류를 용이하게 단속할 수 있다.
한편, 각각의 반도체층(201, 203, 205, 207, 209)은 실리콘층을 연속 증착한 후 각 층마다 도펀트를 주입하여 형성할 수 있으며, 이 때 실리콘층은 폴리실리콘층, 단결정 실리콘층, 실리콘저마늄층 중 어느 하나가 될 수 있다. 다른 실시예에서, 각 반도체층(201, 203, 205, 207, 209)은 각 층에 대한 실리콘층 증착 및 도핑을 반복적으로 수행함으로써 형성할 수 있고, 이 경우 실리콘층은 폴리실리콘층, 단결정 실리콘층, 실리콘저마늄층 중 어느 하나가 될 수 있다. 아울러, 어떠한 방식으로 형성하든지 각 반도체층 중 적어도 한 층은 저마늄 또는 카본이 도핑된 실리콘층으로 형성하는 것이 바람직하다.
또한, 본 발명에 의한 액세스 소자는 각 반도체층을 형성 후 패터닝하여 형성하거나, 또는 다이오드 형성 예정 영역에 홀을 형성하고 홀 내에 다이오드를 형성하는 방식을 이용할 수 있다. 그리고 홀 내에 다이오드를 형성하는 방식에서는 선택적 에피텍셜 성장법에 의해 실리콘층을 형성할 수 있다.
나아가, 각 반도체층을 적층하면서 열처리 공정을 수행하여 도펀트를 활성화시키는 공정이 수반될 수 있다.
이제 도 2에 도시한 액세스 소자(200)의 제조 방법을 도 3 내지 도 13을 참조하여 설명한다.
도 3 내지 도 10은 본 발명의 일 실시예에 의한 반도체 메모리 소자 제조 방법을 설명하기 위한 도면으로, 본 실시예에 의한 메모리 소자는 예를 들어 상변화 메모리 소자 또는 저항 메모리 소자일 수 있으나 이에 한정되는 것은 아니다.
먼저, 하부구조가 형성된 반도체 기판이 제공된다. 여기에서, 하부구조는 도 3에 도시한 것과 같이 워드라인(211)을 포함할 수 있으며, 워드라인(211)은 절연막(213)에 의해 상호 전기적으로 분리된 상태를 갖는다. 워드라인(211)은 텅스텐 등과 같이 저저항 금속 물질을 이용하여 형성할 수 있다.
이후, 도 4에 도시한 것과 같이, 전체 구조 상에 장벽 금속층(215)을 형성한다. 장벽 금속층(215)은 후속 공정으로 형성될 액세스 소자에 도핑된 이온이 워드라인(211)으로 확산되는 것을 방지하는 한편, 액세스 소자와의 오믹 콘택 구조를 위하여 형성하며, 생략하는 것도 무방하다.
다음, 도 5에 도시한 것과 같이, 장벽 금속층(215)이 형성된 전체 구조 상에 실리콘층(219)을 형성한다. 실리콘층은 폴리실리콘층, 단결정 실리콘층, 실리콘 저마늄층 중에서 선택될 수 있고, 바람직하게는 저마늄이나 카본이 도핑된 실리콘층일 수 있다. 실리콘층(219)의 두께는 다이오드의 높이를 고려하여 결정됨은 물론이다.
실리콘층(219)이 형성되면, 도 6에 도시한 것과 같이 제 1 타입 이온을 주입하여 장벽 금속층(215)과 오믹 콘택을 형성하는 제 1 타입 반도체층(201)을 지정된 높이로 형성한다. 여기에서, 제 1 타입 이온은 N+ 이온 또는 P+ 이온일 수 있다. N+ 이온은 다이오드의 도핑 프로파일 튜닝이 가능한 수준, 예를 들어 1E19 atoms/cm3 ~ 1E21 atoms/cm3 범위 내에서 도핑할 수 있다.
다음, 도 7에 도시한 것과 같이, 제 1 타입 이온에 대한 카운터 도핑을 실시하여, 제 1 타입 반도체층(201)과 접합되는 제 1 카운터 도핑층(207)을 지정된 높이로 형성한다. 제 1 타입 반도체층(201)을 N+ 타입 이온을 도핑하여 형성한 경우, 제 1 카운터 도핑층(207)은 P- 이온을 도핑하여 형성함은 물론이다. 또한, 제 1 카운터 도핑층(207)의 두께 및 농도는 후속 열처리 공정 및 다이오드 디자인에 따라 결정되는 도펀트 프로파일에 따라 결정될 수 있다.
이후, 도 8에 도시한 것과 같이 제 2 카운터 도핑층(209)을 형성한다. 제 2 카운터 도핑층(209)은 후속 공정으로 형성될 제 2 타입 반도체층(도 9의 203 참조)에 대한 카운터 이온을 도핑하여 형성하는 것으로, 제 1 카운터 도핑층(207)과 지정된 높이 이격되도록 형성한다. 또한, 제 2 카운터 도핑층(209)의 두께 및 농도는 후속 열처리 공정 및 다이오드 디자인에 따라 결정되는 도펀트 프로파일에 따라 결정될 수 있다.
아울러, 제 1 카운터 도핑층(207)과 제 2 카운터 도핑층(209)의 이격된 높이만큼의 실리콘층은 제 3 타입 반도체층(205)으로 작용한다.
후속하여, 도 9에 도시한 것과 같이 제 2 타입 이온을 주입하여 실리콘층 상부를 제 2 타입 반도체층(203)으로 변화시킨다. 여기에서, 제 1 타입 반도체층(201)이 N+ 이온이 도핑된 반도체층일 경우 제 2 타입 이온은 P+ 이온이 될 수 있으며, 이 때 제 2 카운터 도핑층(209)은 N- 이온을 도핑함에 의해 형성할 수 있다. 또한, 제 1 타입 반도체층(201)이 P+ 이온이 도핑된 반도체층일 경우 제 2 타입 이온은 N+ 이온이 될 수 있으며, 이 때 제 2 카운터 도핑층(209)은 P- 이온을 도핑함에 의해 형성할 수 있다.
이와 같이 하여 액세스 소자 즉, 다이오드가 형성되면 열처리 공정을 수행하고, 도 10에 도시한 것과 같이 전체 구조 상에 전극층(217)을 형성한다. 여기에서, 전극층(217)은 후속 공정으로 형성될 저항변화 메모리 소자의 일 전극으로 작용할 수 있다.
이때, 열처리 공정은 스파이크 어닐링(Spike annealing), 플래쉬 어닐링(Flash Annealing), 레이저 어닐링(Laser Annealing) 등에 의한 급속 열처리 공정일 수 있으며, 이러한 열처리 공정에 의해 도펀트의 확산 프로파일을 조절할 수 있다.
도 3 내지 도 9에는 실리콘층 형성 후 이온 주입 깊이를 제어하여 제 1 타입 반도체층(201), 제 1 카운터 도핑층(207), 제 3 타입 반도체층(205), 제 2 카운터 도핑층(209) 및 제 2 타입 반도체층(203)으로 이루어지는 액세스 소자 제조 방법에 대해 설명하였다. 이 때, 베이스가 되는 실리콘층(219)은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy), PVD, 가스 클러스터 이온 빔(Gas Cluster Ion Beam) 방식 중 어느 하나를 채택하여 형성할 수 있다.
또한, 액세스 소자는 도 9와 같이 형성한 후 필라 형태로 패터닝될 수도 있고, 반도체 기판 상에 기 형성된 홀 내에 도 3 내지 도 9와 같은 공정 과정을 통해 형성될 수 있음은 물론이다.
도 11 내지 도 13은 본 발명의 다른 실시에에 의한 반도체 메모리 소자 제조 방법을 설명하기 위한 도면이다.
상술한 도 4에 도시한 것과 같이 워드라인(211)을 포함하는 하부구조가 형성된 기판 상에 장벽 금속층(215)이 형성된 후, 도 11에 도시한 것과 같이 제 1 타입 반도체층(201) 및 제 1 카운터 도핑층(207)을 차례로 적층한다.
먼저, 장벽 금속층(215) 상에 제 1 타입 반도체층(201)을 형성한다. 제 1 타입 반도체층(201)은 실리콘층에 제 1 타입 이온을 도핑하여 형성할 수 있으며, 인-시튜 도핑 방식, 이온 주입 방식 또는 플라즈마 도핑과 같은 익스-시튜(ex-situ) 도핑 방식 등을 이용할 수 있다. 제 1 타입 이온은 N+ 이온 또는 P+ 이온일 수 있다. N+ 이온은 다이오드의 도핑 프로파일 튜닝이 가능한 수준, 예를 들어 1E19 atoms/cm3 ~ 1E21 atoms/cm3 범위 내에서 도핑할 수 있다.
한편, 제 1 카운터 도핑층(207)은 제 1 타입 반도체층(201)에 도핑된 제 1 타입 이온에 대한 카운터 이온을 이용하여 형성할 수 있으며, 제 1 카운터 도핑층(207)의 두께 및 농도는 후속 열처리 공정 및 다이오드 디자인에 의해 결정되는 도펀트 프로파일에 따라 결정될 수 있다. 제 1 타입 반도체층(201)이 N+ 이온이 도핑된 반도체층일 경우 제 1 카운터 도핑층은 P- 이온이 도핑된 반도체층일 수 있음은 물론이다.
다음, 도 12에 도시한 것과 같이 제 1 카운터 도핑층(207) 상에 제 3 타입 반도체층(205)을 형성한다. 제 3 타입 반도체층(205)은 고저항 영역으로, 예를 들어 진성 반도체층일 수 있다.
이후, 도 13에 도시한 것과 같이, 제 3 타입 반도체층(205) 상에 제 2 카운터 도핑층(209) 및 제 2 타입 반도체층(203)을 차례로 형성한다.
먼저, 제 2 카운터 도핑층(209)은 후속하여 형성될 제 2 타입 반도체층(203)에 도핑되는 이온에 대한 카운터 이온으로 형성할 수 있으며, 그 두께 및 농도는 후속 열처리 공정 및 다이오드 디자인에 의해 결정되는 도턴트 프로파일에 따라 결정될 수 있다.
한편, 제 1 타입 반도체층(201)이 N+ 이온이 도핑된 반도체층일 경우 제 2 타입 이온은 P+ 이온이 될 수 있으며, 이 때 제 2 카운터 도핑층(209)은 N- 이온을 도핑함에 의해 형성할 수 있다. 또한, 제 1 타입 반도체층(201)이 P+ 이온이 도핑된 반도체층일 경우 제 2 타입 이온은 N+ 이온이 될 수 있으며, 이 때 제 2 카운터 도핑층(209)은 P- 이온을 도핑함에 의해 형성할 수 있다.
도 11 내지 도 13에서, 각 반도체층을 형성하기 위한 실리콘층은 폴리실리콘층, 단결정 실리콘층, 실리콘 저마늄층 중에서 선택될 수 있고, 바람직하게는 저마늄이나 카본이 도핑된 실리콘층일 수 있다. 또한, 적어도 하나의 반도체층은 실리콘저마늄층으로 형성할 수 있다.
또한, 각 실리콘층은 LPCVD(Low Pressure CVD), VLPCVD(Very Low Pressure CVD), PE-CVD(Plasma Enhanced-CVD), UHVCVD(Ultrahigh Vacuum CVD), RTCVD(Rapid Thermal CVD), APCVD(Atmosphere Pressure CVD), MBE(Molecular Beam Epitaxy), PVD, 가스 클러스터 이온 빔(Gas Cluster Ion Beam) 방식 중 어느 하나를 채택하여 형성할 수 있다.
또한, 액세스 소자는 도 13과 같이 형성한 후 필라 형태로 패터닝될 수도 있고, 반도체 기판 상에 기 형성된 홀 내에 도 11 내지 도 13과 같은 공정 과정을 통해 형성될 수 있음은 물론이다.
이와 같이, 본 발명에 의한 액세스 소자는 제 1 타입 반도체층(201) 상부에 제 1 타입 이온에 대한 카운터 이온을 이용한 제 1 카운터 도핑층(207) 및, 제 2 타입 반도체층(203) 하부에 제 2 타입 이온에 대한 카운터 이온을 이용한 제 2 카운터 도핑층(209)을 포함한다. 이러한 구조를 가짐에 따라 제 1 타입 반도체층(201) 및 제 2 타입 반도체층(203)으로부터 제 3 타입 반도체층(205)으로 확산되는 도펀트의 영향이 제 1 및 제 2 카운터 도핑층(207, 209)에 의해 상쇄될 수 있다. 이는 결국 제 1 및 제 2 타입 반도체층(201, 203)의 접합 부분에서의 도핑 농도가 감소되는 효과를 유발하며, 따라서 액세스 소자의 누설 전류를 단속하는 이점을 가져온다.
도 14는 액세스 소자의 구조에 따른 도펀트 확산 프로파일을 설명하기 위한 도면이다.
제 1 타입 반도체층과 제 2 타입 반도체층의 접합 부분에서, 제 1 타입 이온 및 제 2 타입 이온의 확산에 따른 도핑 농도를 살펴본다.
도 1에 도시한 것과 같은 일반적인 액세스 소자(100)의 경우, 제 1 타입 이온(N1) 및 제 2 타입 이온(P1)의 확산에 따라, 접합 부분에서 이온 농도(A)가 높은 상태를 가짐을 알 수 있다.
반면, 본 발명에 의한 액세스 소자(200)의 경우 접합 부분에서 제 1 타입 이온(N2) 및 제 2 타입 이온(P2)의 농도가 매우 낮아진 것을 알 수 있다.
즉, 제 1 및 제 2 카운터 도핑층(207, 209)의 도입에 의해 제 1 및 제 2 타입 반도체층(201, 203)에서 확산되는 이온이 상쇄되어 접합부분인 제 3 타입 반도체층(205)으로의 이온 확산 정도를 낮출 수 있게 된다. 이는 결국 제 3 타입 반도체층(205)의 높이를 낮출 수 있는 결과를 가져오며, 궁극적으로 액세스 소자 자체의 높이를 낮게 형성할 수 있음을 의미한다.
이와 같이 액세스 소자의 소형화가 가능해 짐에 따라 반도체 메모리 장치의 전체적인 축소율을 높일 수 있게 된다.
도 15 및 도 16은 본 발명의 실시예에 따른 저항변화 메모리 셀 어레이 구조를 설명하기 위한 도면이다.
먼저, 도 15에는 복수의 비트라인(BL)과 복수의 워드라인(WL)의 간에 형성되는 메모리 셀을 포함하는 어레이 구조를 도시하였다.
도 8에 도시한 것과 같이, 비트라인(BL)과 워드라인(WL) 간에 저항소자(R) 및 액세스 소자(200)를 형성하여 메모리 셀 어레이를 구성할 수 있다. 여기에서, 액세스 소자(200)는 도 2에 도시한 것과 같은 액세스 소자를 이용하여 형성할 수 있다.
도 16은 크로스바 어레이 형태로 메모리 셀 어레이를 구성한 경우를 나타낸다.
크로스바 어레이 형태에서, 단위 메모리 셀은 비트라인(BL)을 중심으로 대칭 구조를 갖도록 형성할 수 있다. 아울러, 단위 메모리 셀은 저항소자(R1, R2)와 액세스 소자(200-1. 200-2)가 직렬 연결된 구조일 수 있으며, 액세스 소자(200-1. 200-2)로는 도 2에 도시한 것과 같은 액세스 소자가 채택될 수 있다.
도 15와 도 16에 도시한 메모리 셀 어레이에서, 저항소자를 선택하기 위한 소자로서 도 2에 도시한 액세스 소자가 이용될 수 있다. 이러한 액세스 소자는 제 1 타입 반도체층과 제 2 타입 반도체층 사이에 개재되는 제 1 카운터 도핑층 및 제 2 카운터 도핑층에 의해 접합 부분에서의 도펀트 농도를 상쇄 시킬 수 있어 액세스 소자의 높이를 효율적으로 낮출 수 있다.
이는 결국 반도체 메모리 장치의 축소율 향상에 기여하며, 따라서 고집적화 및 소형화된 반도체 메모리 장치를 고성능으로 동작하게 한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200 : 액세스 소자
201 : 제 1 타입 반도체층
203 : 제 2 타입 반도체층
205 : 제 3 타입 반도체층
207 : 제 1 카운터 도핑층
209 : 제 2 카운터 도핑층

Claims (21)

  1. 제 1 타입 반도체층;
    상기 제 1 타입 반도체층 상에 형성되는 제 3 타입 반도체층;
    상기 제 3 타입 반도체층 상에 형성되는 제 2 타입 반도체층;
    상기 제 1 타입 반도체층과 상기 제 3 타입 반도체층 사이에 개재되며 상기 제 1 타입 반도체층에 대한 제 1 카운터 도핑층; 및
    상기 제 3 타입 반도체층과 상기 제 2 타입 반도체층 사이에 개재되며 상기 제 2 타입 반도체층에 대한 제 2 카운터 도핑층;
    을 포함하는 액세스 소자.
  2. 제 1 항에 있어서,
    상기 제 1 타입 반도체층은 N+ 이온이 도핑된 반도체층인 액세스 소자.
  3. 제 2 항에 있어서,
    상기 제 2 타입 반도체층은 P+ 이온이 도핑된 반도체층이고, 상기 제 1 카운터 도핑층은 P- 이온이 도핑된 반도체층이며, 상기 제 2 카운터 도핑층은 N- 이온이 도핑된 반도체층인 액세스 소자.
  4. 제 1 항에 있어서,
    상기 제 1 타입 반도체층은 P+ 이온이 도핑된 반도체층인 액세스 소자.
  5. 제 4 항에 있어서,
    상기 제 2 타입 반도체층은 N+ 이온이 도핑된 반도체층이고, 상기 제 1 카운터 도핑층은 N- 이온이 도핑된 반도체층이며, 상기 제 2 카운터 도핑층은 P- 이온이 도핑된 반도체층인 액세스 소자.
  6. 제 1 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 1 카운터 도핑층 및 상기 제 2 카운터 도핑층 중 적어도 어느 한 층은 저마늄이 도핑된 실리콘층을 베이스로 하는 액세스 소자.
  7. 제 1 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 1 카운터 도핑층 및 상기 제 2 카운터 도핑층 중 적어도 어느 한 층은 카본이 도핑된 실리콘층을 베이스로 하는 액세스 소자.
  8. 반도체 기판 상에 실리콘층을 형성하는 단계;
    상기 실리콘층 저부에 제 1 타입 이온을 도핑하여 제 1 타입 반도체층을 지정된 높이로 형성하는 단계;
    상기 실리콘층에 상기 제 1 타입 이온에 대한 카운터 이온을 도핑하여 상기 제 1 타입 반도체층과 접합되는 제 1 카운터 도핑층을 지정된 높이로 형성하는 단계;
    상기 실리콘층에 제 2 타입 이온에 대한 카운터 이온을 도핑하여, 상기 제 1 카운터 도핑청과 지정된 높이 이격된 위치에, 지정된 높이의 제 2 카운터 도핑층을 형성하는 단계; 및
    상기 실리콘층에 상기 제 2 타입 이온을 주입하여 상기 실리콘층 상부에 제 2 타입 반도체층을 형성하는 단계;
    를 포함하는 액세스 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 실리콘층은 실리콘층은 폴리실리콘층, 단결정 실리콘층, 실리콘 저마늄층 중에서 선택되는 액세스 소자 제조 방법.
  10. 제 9 항에 있어서,
    상기 실리콘층은 저마늄 또는 카본이 도핑된 실리콘층인 액세스 소자 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 1 카운터 도핑층과 상기 제 2 카운터 도핑층의 이격된 높이만큼의 실리콘층은 제 3 타입 반도체층으로 형성하는 액세스 소자 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 2 타입 반도체층 형성 후 열처리 공정을 수행하는 단계를 더 포함하는 액세스 소자 제조 방법.
  13. 반도체 기판 상에 제 1 타입 이온이 도핑된 제 1 타입 반도체층을 지정된 높이로 형성하는 단계;
    상기 제 1 타입 반도체층 상에 상기 제 1 타입 이온에 대한 카운터 이온이 도핑된 제 1 카운터 도핑층을 지정된 높이로 형성하는 단계;
    상기 제 1 카운터 도핑층 상에 제 3 타입 반도체층을 지정된 높이로 형성하는 단계;
    상기 제 3 타입 반도체층 상에 제 2 타입 이온에 대한 카운터 이온이 도핑된 제 2 카운터 도핑층을 지정된 높이로 형성하는 단계; 및
    상기 제 2 카운터 도핑층 상에 상기 제 2 타입 이온이 도핑된 제 2 타입 반도체층을 지정된 높이로 형성하는 단계;
    를 포함하는 액세스 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 1 카운터 도핑층 및 상기 제 2 카운터 도핑층 각각은 폴리실리콘층, 단결정 실리콘층, 실리콘 저마늄층 중 어느 하나를 베이스 레이어로 하여 형성되는 액세스 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 베이스 레이어는 저마늄 또는 카본이 도핑된 실리콘층인 액세스 소자 제조 방법.
  16. 제 13 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 1 카운터 도핑층 및 상기 제 2 카운터 도핑층을 형성하는 단계 각각은 열처리 공정을 더 포함하는 액세스 소자 제조 방법.
  17. 반도체 기판에 형성되는 워드라인;
    상기 워드라인과 전기적으로 접속되는 액세스 소자; 및
    상기 액세스 소자와 전기적으로 접속되는 저항변화 메모리 소자;를 포함하고,
    상기 액세스 소자는, 상기 워드라인과 접속되는 제 1 타입 반도체층;
    상기 제 1 타입 반도체층 상에 형성되는 제 3 타입 반도체층;
    상기 제 3 타입 반도체층 상에 형성되며, 상기 저항변화 메모리 소자와 접속되는 제 2 타입 반도체층;
    상기 제 1 타입 반도체층과 상기 제 3 타입 반도체층 사이에 개재되며 상기 제 1 타입 반도체층에 대한 제 1 카운터 도핑층; 및
    상기 제 3 타입 반도체층과 상기 제 2 타입 반도체층 사이에 개재되며 상기 제 2 타입 반도체층에 대한 제 2 카운터 도핑층;
    을 포함하는 반도체 메모리 소자.
  18. 제 17 항에 있어서,
    상기 제 1 타입 반도체층은 N+ 이온이 도핑된 반도체층인 반도체 메모리 소자.
  19. 제 18 항에 있어서,
    상기 제 2 타입 반도체층은 P+ 이온이 도핑된 반도체층이고, 상기 제 1 카운터 도핑층은 P- 이온이 도핑된 반도체층이며, 상기 제 2 카운터 도핑층은 N--온이 도핑된 반도체층인 반도체 메모리 소자.
  20. 제 17 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 1 카운터 도핑층 및 상기 제 2 카운터 도핑층 중 적어도 어느 한 층은 저마늄이 도핑된 실리콘층을 베이스로 하는 반도체 메모리 소자.
  21. 제 17 항에 있어서,
    상기 제 1 반도체층, 상기 제 2 반도체층, 상기 제 3 반도체층, 상기 제 1 카운터 도핑층 및 상기 제 2 카운터 도핑층 중 적어도 어느 한 층은 카본이 도핑된 실리콘층을 베이스로 하는 반도체 메모리 소자.
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