KR20080008753A - 카운터 도핑된 채널영역을 갖는 박막 트랜지스터, 이를구비한 평판표시장치 및 그의 제조방법 - Google Patents
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Abstract
Description
Claims (20)
- 기판;상기 기판 상부에 형성되고, 제1도전형의 소오스 및 드레인 영역, 상기 소오스 영역 및 드레인 영역사이에 개재된 채널영역을 구비하되, 상기 채널영역은 상기 제1도전형의 불순물 및 상기 제1도전형과 반대 도전형의 제2도전형의 불순물이 카운터 도핑된 반도체층;상기 반도체층과 절연되고, 상기 채널영역에 대응하여 형성된 게이트; 및상기 소오스 및 드레인 영역에 전기적으로 콘택되는 소오스 및 드레인 전극을 포함하는 박막 트랜지스터.
- 제1항에 있어서, 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 동일한 것을 특징으로 하는 박막 트랜지스터.
- 제2항에 있어서, 상기 박막 트랜지스터의 S-팩터는 0.32 내지 0.37V/dec.를 갖으며, 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠인 것을 특징으로 하는 박막 트랜지스터.
- 제2항에 있어서, 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것을 특징으로 하는 박막 트랜지스터.
- 제1항에 있어서, 상기 채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 서로 다른 것을 특징으로 하는 박막 트랜지스터.
- 제5항에 있어서, 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이고, 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이며, 상기 채널영역으로 주입되는 종 도우즈량은 3x1012/㎠ 인 것을 특징으로 하는 박막 트랜지스터.
- 제6항에 있어서, 상기 제1도전형의 불순물과 제2도전형의 불순물의 도우즈량에 따라 상기 박막 트랜지스터의 문턱전압은 -1V 시프트되고, S-팩터는 0.05V/dec. 증가되는 것을 특징으로 하는 박막 트랜지스터.
- 다수의 화소를 구비하는 화소어레이가 배열되는 화소영역과 상기 화소를 구동하는 구동회로부가 배열되는 구동회로영역을 구비하는 기판과;상기 기판의 상기 화소영역상에 형성되되, 제1도전형의 제1소오스 및 드레인 영역 및 상기 제1소오스 및 드레인 영역사이에 개재된 제1채널영역을 구비하는 제1 반도체층; 상기 제1채널영역에 대응하여 형성된 제1게이트; 및 상기 제1소오스 및 드레인 영역에 전기적으로 콘택되는 제1소오스 및 드레인 전극을 구비하는 제1박막 트랜지스터;상기 기판의 상기 회로영역상에 형성되되, 제1도전형의 제2소오스 및 드레인 영역 및 상기 제1소오스 및 드레인 영역사이에 개재된 제2채널영역을 구비하는 제2반도체층; 상기 제2채널영역에 대응하여 형성된 제2게이트; 및 상기 제2소오스 및 드레인 영역에 전기적으로 콘택되는 제2소오스 및 드레인 전극을 구비하는 제2박막 트랜지스터; 및상기 화소영역상에 상기 제1박막 트랜지스터에 전기적으로 연결되도록 형성된 표시소자를 포함하며,상기 제1박막 트랜지스터의 제1채널영역은 상기 제1도전형의 불순물과, 상기 제1도전형과 반대 도전형인 제2도전형의 제2불순물이 카운터 도핑되고,상기 제2박막 트랜지스터의 제2채널영역은 상기 제2도전형의 불순물이 도핑된 평판표시장치.
- 제8항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 1.5x1012/㎠ 내지 4x1012/㎠ 인 것을 특징으로 하는 평판표시장치.
- 제9항에 있어서, 상기 제1박막 트랜지스터는 0.32 내지 0.37V/dec. 의 S-팩터를 갖는 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서, 상기 제1채널영역의 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 4x1012/㎠ 내지 1x1013/㎠ 이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이며 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이고 제1채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 이며, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 인 것을 특징으로 하는 평판표시장치.
- 제12항에 있어서, 상기 제1박막 트랜지스터는 문턱전압이 -1V 시프트되고, S-팩터가 0.05V/dec. 증가되는 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서, 상기 표시소자는 유기발광소자인 것을 특징으로 하는 평판 표시장치.
- 다수의 화소를 구비하는 화소어레이가 배열되는 화소영역과 상기 화소를 구동하는 구동회로부가 배열되는 구동회로영역을 구비하는 기판을 제공하는 단계;상기 기판의 상기 화소영역과 상기 구동회로영역상에 각각 제1반도체층과 제2반도체층을 형성하는 단계;이온주입공정을 통해 상기 제1반도체층을 제1도전형의 불순물과 제2도전형의 불순물로 카운터도핑시키고 상기 제2반도체층을 제2도전형의 불순물로 도핑시키는 단계;기판상에 게이트 절연막을 형성하는 단계;상기 화소영역과 상기 구동회로영역의 상기 게이트 절연막상에 제1게이트 및 제2게이트를 각각 형성하는 단계;상기 게이트를 마스크로 하여 상기 제1반도체층과 상기 제2반도체층으로 제1도전형의 불순물을 이온주입하여 제1소오스 및 드레인 영역과 제2소오스 및 드레인 영역을 각각 형성하는 단계;제1 및 제2콘택홀을 갖는 제1절연막을 형성하는 단계;상기 제1절연막상에 상기 제1소오스 및 드레인 영역과 상기 제1콘택홀을 통해 전기적으로 콘택되는 제1소오스 및 드레인 전극과, 상기 제2소오스 및 드레인 영역과 상기 제2콘택홀을 통해 전기적으로 콘택되는 제2소오스 및 드레인 전극을 형성하는 단계;비어홀을 구비하는 제2절연막을 제1절연막상에 형성하는 단계; 및상기 비어홀을 통해 상기 제1소오스 및 드레인 전극중 하나에 연결되는 표시소자를 형성하는 단계를 포함하는 평판표시장치의 제조방법.
- 제15항에 있어서, 상기 이온주입공정은상기 제1반도체층과 제2반도체층으로 제2도전형의 불순물을 이온주입하는 단계;상기 제2반도체층을 덮도록 마스크패턴을 형성하는 단계;상기 마스크패턴을 이용하여 상기 제1반도체층으로 제1도전형의 불순물을 이온주입하는 단계; 및상기 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제15항에 있어서, 상기 이온주입공정은상기 제2반도체층을 덮도록 마스크패턴을 형성하는 단계;상기 마스크패턴을 이용하여 상기 제1반도체층으로 제1도전형의 불순물을 이온주입하는 단계;상기 마스크패턴을 제거하는 단계; 및상기 제1반도체층과 제2반도체층으로 제2도전형의 불순물을 이온주입하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제16항 또는 제17항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 1.5x1012/㎠ 내지 4x1012/㎠이고, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 1.5x1012/㎠ 내지 4x1012/㎠ 인 것을 특징으로 하는 평판표시장치의 제조방법.
- 제16항 또는 제17항에 있어서, 상기 제1채널영역의 상기 제1도전형 불순물과 상기 제2도전형의 불순물의 도우즈량은 각각 4x1012/㎠ 내지 1x1013/㎠ 이고, 상기 제2채널영역의 제2도전형의 불순물의 도우즈량은 4x1012/㎠ 내지 1x1013/㎠ 인 것을 특징으로 하는 평판표시장치의 제조방법.
- 제16항 또는 제17항에 있어서, 상기 제1채널영역의 상기 제1도전형의 불순물의 도우즈량은 1x1012/㎠ 이며 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 이고 상기 제1채널영역으로 주입되는 총 도우즈량은 3x1012/㎠ 이며, 상기 제2채널영역의 상기 제2도전형의 불순물의 도우즈량은 2x1012/㎠ 인 것을 특징으로 하는 평판표시장치의 제조방법.
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