KR101246572B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터의 제조방법에 관한 것으로 기판을 준비하는 단계와, 상기 기판 상에 실리콘층을 형성하는 단계와, 상기 실리콘층에 BFx 또는 F를 도핑하는 단계와, 상기 실리콘층을 액티브층으로 패터닝하는 단계와, 상기 액티브층 상에 게이트전극을 형성하는 단계와, 상기 액티브층의 소정 영역에 소스영역 및 드레인영역을 형성하는 단계 및 상기 소스영역과 연결되는 소스전극 및 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
박막트랜지스터, 히스테리시스, 문턱전압, BF, 이온주입,

Description

박막트랜지스터의 제조방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR OF LIQUID CRYSTAL DISPLAY OR ORGANIC LIGHT EMITTING DIODE}
도 1은 박막트랜지스터를 구비한 액정표시소자를 개략적으로 나타낸 단면도.
도 2는 박막트랜지스터를 구비한 유기전계발광소자의 단면을 개략적으로 나타낸 단면도.
도 3는 종래의 박막트랜지스터의 특성을 도시한 I-V커브를 나타낸 그래프.
도 4는 BF의 도즈량에 따른 히스테리시스를 나타낸 그래프.
도 5a와 도 5b는 이온주입으로 실리콘에 불순물이온을 주입하였을 때 분자량에 큰 분자와 작은 분자의 실리콘층의 깊이에 따른 불순물이온의 농도를 개략적으로 나타낸 그래프.
도 6a 내지 도 6g는 박막트랜지스터 형성하는 과정을 개략적으로 나타낸 단면도.
도 7과 도 8은 본 발명에 의한 액정표시소자와 유기전계발광소자를 개략적으로 나타낸 단면도.
<도면의 주요 부분에 대한 설명>
1 : 박막트랜지스터 10 : 제1기판 20 : 제2기판
30 : 액정층 222 : 액티브층 222a : 소스영역
222b : 채널영역 222c : 드레인영역 204 : 게이트전극
206a : 소스전극 206b : 드레인전극 301 : 제1기판
308 : 화소전극 320 : 제2기판 321 : 공통전극
322 : 컬러필터 330 : 액정층
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 특히 불순물이온으로 BFx 또는 F를 사용하여 액티브층을 형성시켜 소자의 신뢰성을 향상시킨 실리콘 박막트랜지스터 및 이를 구비한 평판표시장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)와 유기전계발광소자(Organic Light Emitting Diode ; OLED)는 해상도와 컬러표시 및 화질 등에서 우수하여 점차 사용이 증가하는 추세이다.
상기한 액정표시장치나 유기전계발광소자의 구동용 스위칭소자로는 일반적으로 박막트랜지스터(Thin Film Transistor ; TFT)를 사용한다.
도 1는 박막트랜지스터(1)를 구비하는 액정표시소자를 개략적으로 나타낸 단면도이다. 도시한 바와 같이 액정표시소자는 상기 박막트랜지스터(1)를 구비한 제1기판(10)과 색을 구현하기 위한 컬러필터(22)가 구비된 제2기판(20)으로 이루어져 있으며 두 기판 사이에는 액정층(30)이 형성된다. 이때 박막트랜지스터(1)를 통해 전압이 화소전극(11)에 인가되면 상기 화소전극(11)과 제2기판(20)에 있는 공통전극(21) 사이에 전계가 형성되어 전계방향으로 액정층(30)이 구동되게 되어 이러한 액정층(30)의 구동을 통해 원하는 화상을 형성할 수 있게 되는 것이다.
이에 반해 유기전계발광소자는 약간 다른 구조를 가지는데 도 2는 유기전계발광소자의 단면을 개략적으로 나타낸 단면도이다.
유기전계발광소자는 일반적으로 전자(electron) 주입전극(cathode)과 정공(hole) 주입전극(anode)으로부터 각각 전자와 정공을 발광층 내부로 주입시켜, 주입된 전자(electron)와 정공(hole)이 결합한 엑시톤(exciton)이 들뜬상태로부터 바닥상태로 떨어질 때 발광하는 소자이다. 이러한 원리로 인해 액정표시소자와는 달리 별도의 광원을 필요로 하지 않다. 그러나 구동 소자로서는 박막트랜지스터를 사용하므로 도시한 바와 같이 박막트랜지스터(101)를 구비한다. 따라서, 상기한 유기전계발광소자의 스위칭소자인 박막트랜지스터의 형성에 대해서는 기본적으로 액정표시소자의 박막트랜지스터와 같은 방법으로 형성이 가능하다.
도 3은 종래의 박막트랜지스터의 특성을 도시한 I-V 커브를 나타낸 도면이다. 도면의 가로축은 박막트랜지스터의 게이트전극에 입력되는 게이트전압(Vgs)이고, 세로축은 박막트랜지스터의 채널영역을 흐르는 소스드레인전류(Ids)이다.
도시한 바와 같이, 박막트랜지스터를 흐르는 소스드레인전류(Ids)는 게이트전압(Vgs)에 비례하므로, 게이트전압(Vgs)을 제어함으로써 화소전극으로 입력되는 전류 또는 전력선으로부터 유기전계발광다이오드로 입력되는 전류를 제어할 수 있어 결과적으로 화상의 표시를 제어할 수 있다.
그런데, 이러한 박막트랜지스터가 히스테리시스(hysteresis)를 갖는 경우에는 화상의 잔상을 야기하는 문제가 생길 수 있다. 도시한 바와 같이, 히스테리시스(hysteresis)를 갖는 박막트랜지스터의 경우, 게이트전압(Vgs)을 낮은 전압으로부터 높은 전압으로 변화시키면서(ch1) 소스드레인전류(Igs)를 측정하면 제1곡선(10)을 얻을 수 있는 반면, 게이트전압(Vgs)을 높은 전압으로부터 낮은 전압으로 변화시키면서(ch3) 소스드레인전류(Igs)를 측정하면 제2곡선(20)이 되어, 그 변화특성이 동일하지 않게 된다.
이 경우 블랙(black)화면을 구현하는데 이용되는 제1전압(V1)이나 화이트(white)화면을 구현하는데 이용되는 제3전압(V3)에서의 소스드레인전류(Ids) 값은 각각 ID, IA로, 낮은 전압으로부터 높은 전압으로 변화시킬 경우(ch1)나 낮은 전압으로부터 높은 전압으로 변화시킬 경우(ch2)에 차이가 없다.
그러나, 그레이(gray)화면을 구동하는데 이용하는 제2전압(V2)의 경우에는, 게이트전압(Vgs)을 낮은 전압으로부터 높은 전압으로 변화시키면서(ch1) 측정한 소스드레인전류(Igs)의 값(IB)이 높은 전압으로부터 낮은 전압으로 변화시키면서(ch2) 측정한 소스드레인전류(Igs)의 값(IC)보다 크다.
따라서, 제 2 전압(V2)이 박막트랜지스터의 게이트전극에 입력되는 경우 그 입력 이전의 게이트전극의 전위에 따라 소스드레인전류(Ids)가 달라지고, 이는 액정표시소자 또는 유기전계발광다이오드에 다른 휘도가 표현됨을 의미한다.
이러한 박막트랜지스터의 입력 이전의 게이트전극의 전위에 따른 소스드레인전류의 차이는 같은 전위인데도 다른 휘도값을 갖는 패턴을 형성하게 되고, 이는 잔상과 같은 화질문제를 유발한다.
본 발명은 박막트랜지스터를 제조하는 방법에 있어 불순물이온으로서 BFx 또는 F를 사용함으로써 박막트랜지스터의 히스테리시스와 문턱전압을 줄여 잔상을 감소시키고 소자의 안정성을 높여 상기 박막트랜지스터를 구비한 고품질의 액정표시소자와 유기전계발광소자를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 기판을 준비하는 단계와, 상기 기판 상에 실리콘층을 형성하는 단계와, 상기 실리콘층에 F를 포함한 불순물을 도핑하는 단계와, 상기 실리콘층을 액티브층으로 패터닝하는 단계와, 상기 액티브층 상에 게이트전극을 형성하는 단계와, 상기 액티브층의 소정 영역에 소스영역 및 드레인영역을 형성하는 단계 및 상기 소스영역과 연결되는 소스전극 및 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하여 이루어진다.
상기 F를 포함한 불순물은 BFx 또는 F인 것을 특징으로 한다.
상기 박막트랜지스터를 제조하는 방법은 결정질이나 비정질실리콘층이 쓰일 수 있다. 따라서 상기 실리콘층을 형성하는 단계는 비정질실리콘층을 형성하여 결정질실리콘으로 결정화하는 단계를 포함하며, 결정질실리콘으로 결정화는 단계는 BFx 또는 F를 도핑하기 전 또는 후에 이루어지는 것을 포함한다.
상기 액티브층은 기판 위에 버퍼층을 먼저 형성하고 비정질실리콘을 증착한 후 결정화를 통해 결정질실리콘으로 형성이 가능하다. 고상화결정법(SPC ; Solid Phase Crystallization)에 의해 결정화되거나 엑시머레이저어닐링(ELA ; Excimer Laser Anealing)의 방법으로 결정화가 가능하다.
상기 BFx는 BF 또는 BF2, BF3를 포함하며, F를 불순물이온으로 사용할 수 있다. 이때 BFx의 도즈량은 1×1012~1.5×1013molecules/㎠인 것을 포함한다.
본 발명은 상기 박막트랜지스터를 이용하여 액정표시소자 또는 유기전계발광소자를 제조하는 방법을 포함한다.
이하 본 발명에 대해 도면을 참조하여 자세히 설명한다.
본 발명은 불순물이온으로 BFx 또는 F를 액티브층에 임플란트 등의 방법으로 주입하는 단계를 포함하여 박막트랜지스터를 형성하는 것을 특징으로 한다. 실리콘층에 불순물이온이 주입되면 박막트랜지스터의 문턱전압을 변화시킬 수 있는 등 이후 형성되는 박막트랜지스터의 전기적 성질을 향상시킬 수 있다. 따라서 종래의 발명에서는 박막트랜지스터를 형성하는 과정에서 실리콘층에 도펀트로 불순물이온을 사용하여 도핑하는 과정을 포함하고 있었다. 이러한 과정은 박막트랜지스터 형성 과정에서 게이트전극의 형성 후, 게이트전극에 전압이 인가되는 경우 소스영역과 드레인영역 사이에 전류가 흐르는 채널(channel)을 형성하기 위한 것이다.
이때, 종래에는 박막트랜지스터를 형성할 때 불순물이온으로 B(Boron)를 사용하는 것이 일반적이었으며 메모리 반도체 등은 집적도를 향상시키기 위해 In(Indium) 등을 사용하기도 하였으나 일반적으로 액정표시소자 등에 사용되는 박막트랜지스터의 경우에는 집적도보다는 디자인마진(design margin)이 크기 때문에 계속 B를 사용하고 있었다. 그러나 B를 불순물이온으로 사용할 때 반도체 소자의 히스테리시스 현상이 크기 때문에 액정표시소자나 유기전계발광소자 등의 구동소자로 사용하는 경우 화면의 잔상이 생기는 문제가 있었다. 이를 극복하기 위해 본 발명에서는 기존에 사용하던 불순물이온인 B 대신에 BFx 또는 F를 불순물이온으로 사용하는 것을 포함한다.
일 실시예로서, 불순물이온으로 상기한 BF를 사용하는 경우 박막트랜지스터의 히스테리시스를 줄일 수 있다. 표 1과 표 2는 BF의 도즈량(이하, 단위는 molecules/㎠)에 따른 히스테리시스와 문턱전압(thrashold voltage; Vth) 및 플랫 밴드 전압(flat band voltage ; Vfb)을 나타낸 표이며 도 4는 BF의 도즈량에 따른 히스테리시스 그래프를 나타낸 것이다. 하기 표에 나타난 값은 각 도즈량에 따라 표 1은 9곳, 표 2는 18곳을 정하여 측정한 것으로, 액티브층의 두께가 300Å이고, 게이트절연막이 500Å일 때의 히스테리시스 값의 최대값(Max.)과 최소값(Min), 평균(Ave.) 및 표준편차(Std.D.)가 수록되어 있다.
<표1>
Figure 112006046910718-pat00001
<표2>
Figure 112006046910718-pat00002
히스테리시스는 동일한 상태에서 다른 전압값을 가지는 정도를 의미하므로 전압을 변화시키는 방향에 따라 양이나 음의 값을 가질 수 있다. 그러므로, 표 1에 나타난 히스테리시스의 절대값을 비교해 보면, 기존의 발명에서 사용하는 B의 경우 도즈량이 5×1012일때 히스테리시스의 값은 약 0.7V임에 비하여, BF의 경우는 도즈량이 각각 1×1012, 3×1012, 5×1012, 1×1013일 때, 각각의 평균값이 0.57V, 0.49V, 0.42V, 0.35V이다. 박막트랜지스터에서는 히스테리시스가 작을수록 소자의 품질이 향상되는데, 표 1을 보면 BF의 도즈량을 늘려갈수록 히스테리시스가 줄어드는 효과가 있음을 확인할 수 있다.
게이트에 전압을 인가하였을 때 일정 수준 이상의 전압을 가하여야 소자에 전류가 흐르게 되며 상기 전류가 흐르는 순간의 전압을 문턱전압이라고 한다. 문턱전압은 작을수록, 플랫 밴드 전압은 0에 가까울수록 박막트랜지스터에 전압을 인가시 작은 전압으로도 소자를 구동시킬 수 있으며 일정한 표시품질을 가지게 되므로 박막트랜지스터의 품질이 향상되는 효과가 있다. 박막트랜지스터에서 각 불순물이온에 따라 소자는 다른 문턱전압을 나타내며 문턱전압에 따라 소자의 표시 품질에도 차이가 있게 된다. 상기한 불순물이온을 사용하게 되는 경우 이러한 문턱전압의 값이 쉽게 이동하여 적은 전압으로 쉽게 소자에 전류를 흐르게 할 수 있어 박막트랜지스터의 제어가 쉽게 되는 것이다.
도 3을 참조로 하여 상기한 박막트랜지스터의 소자 특성에 대해 다시 살펴보면, 게이트전극에 특정 크기 이상의 전압이 인가되어야만 박막트랜지스터의 액티브층을 통해 전달되는 소스드레인간 전류(Ids)가 소정의 값 이상이 됨을 알 수 있다. 이는 상기 박막트랜지스터의 문턱전압이 소정의 값 이상이라는 것을 의미하며, 상기 문턱전압 크기 이상의 전압이 걸려야 비로소 박막트랜지스터의 액티브층에 채널이 형성되어 일정한 값 이상의 소스드레인 전류(Ids)가 흐른다는 뜻이다. 그러나, 이와 같이 문턱전압(Vth)의 크기가 크게 되면, 박막트랜지스터의 소비전력을 증가시키게 되고, 이는 소자의 스트레스를 유발하여 열화를 촉진하며, 결국 소자의 수 명을 단축시키게 된다는 단점이 있다. 따라서 문턱전압은 작을수록 좋게 되는 것이다.
본 발명에서는 표에 나타낸 바와 같이 도즈량을 달리하여 불순물이온을 주입하였을 때 문턱전압의 이동이 쉽게 일어나 문턱전압이 작아지는 효과가 있다. 표 2에 나타낸 바와 같이 BF의 도즈량을 1×1012, 3×1012, 5×1012, 1×1013으로 변화시켰을 때 문턱전압의 절대값은 4.71V, 3.69V, 2.87V, 0.14V의 값을 나타내고 있다. 실험한 바에 따르면 도즈량을 늘릴수록 문턱전압이 낮아지므로 박막트랜지스터의 품질이 향상되는 효과가 있다.
다만, 실험한 바에 따르면 도즈량이 1×1013일 경우 히스테리시스에서는 이득을 볼 수 있으나 문턱전압이 과도하게 이동하고 플랫 밴드 전압이 +4.06에 이르게 되며 이러한 경우 오히려 누설 전류가 생기는 역효과가 날 수 있다. 따라서 본 발명의 실시예에 따르면 필요에 따라 문턱전압을 조절할 수 있겠으나, 가장 적절한 실시 조건은 BF의 도즈량은 1×1012~1.5×1013이 바람직하다. 상기 도즈량은 액티브층의 두께나 다른 요인에 의해 달라질 수 있다.
이때 B를 불순물이온으로 사용할 경우의 문턱전압은 B를 불순물이온로 사용하여 도즈량을 5×1012로 하였을 때 -4V 정도가 일반적이며, B를 불순물이온으로 사용한다고 해도 문턱전압을 감소시킬 수 있다. 그러나 B의 경우 BF나 BF2에 분자량이 작은 원소, 즉 가벼운 원소로서 이온주입의 방법으로 액티브층에 도핑하게 되면 채 널링이 심해지는 효과가 있다. 불순물이온 중 무거운 원소일수록 실리콘층에 주입시 표면에 가까운 장소의 좁은 영역에 주입되고, 가벼운 원소일수록 표면에서 멀리까지 넓은 영역에 주입되는 것이다.
다시 말하면, 불순물이온을 분자량이 좀더 무거운 상기 이온으로 교체하였을 때 얻을 수 있는 다른 효과는 박막트랜지스터의 균일성(uniformity)를 얻을 수 있으며 채널링(channeling)을 감소시킬 수 있다는 것이다. 박막트랜지스터를 제조할 때 불순물이온의 주입은 상기한 바와 같이 이온주입을 이용하여 진행하게 되는데 이온주입 통해 이온을 주입할 경우 같은 운동에너지를 가진 분자라고 하더라도 분자량이 작은 분자는 속도가 빠르고 분자량이 큰 분자는 속도가 느려지게 된다. 또한 단결정체 내에서 어떤 한 방향으로 이동하는 이온이 그 방향으로 긴 거리에 걸쳐 원자들과 많은 충돌을 일으키지 않고 진행할 수 있을 때에는 이온의 최종적인 도달 위치가 일반적으로 임의 충돌 후에 예상되는 도달 길이보다 훨씬 더 깊은 위치에 놓이게 된다. 이를 채널링이라고 하는데, 실제로 이온을 주입해야 할 위치보다 깊이 주입됨으로써 소자의 제조시 균일성이 떨어지게 된다. BF의 경우 B보다 크기가 크고 분자량이 크기 때문에 채널링이 줄어드는 효과가 있다.
도 5a와 도 5b는 이온주입으로 실리콘에 불순물이온을 주입하였을 때 분자량이 큰 분자와 작은 분자의 실리콘층의 깊이에 따른 불순물이온의 농도를 각각 개략적으로 나타낸 그래프이다. 도시한 바와 같이 분자량이 큰 경우 실리콘의 표면 근처에 높은 농도로 불순물이온이 존재하게 되나 분자량이 작은 경우는 실리콘의 깊이가 깊은 곳까지 불순물이온이 존재하게 된다. 따라서 분자량이 큰 경우 실리콘의 일정한 표면층에 불순물이온을 집중적으로 주입하기가 쉬워지게 된다. 즉, 이온량의 제어가 분자량이 작았을 때보다 용이해지기 때문에 균일성의 향상뿐만 아니라 채널링이 감소되며 이온주입의 제어가 용이한 장점이 있게 된다. 따라서 결과적으로 박막트랜지스터의 품질이 향상되는 효과가 있다.
따라서 상기한 불순물이온은 일 실시예로 BF를 들었으나, B보다 분자량이 크며 물성이 유사한 BF2나 BF3 또는 F를 불순물이온으로 사용이 가능하다. 종래에 사용하던 B와 달리 BF2, BF3 또는 F는 B보다 분자량이 크고 무거워 이온주입의 제어가 쉽고 균일한 액티브층을 얻기가 쉬울 뿐 아니라 문턱전압을 (+)로 이동시키는 효과가 있다. 따라서 BF가 아니더라도 B보다 분자량이 큰 상기의 다른 불순물을 BF의 대용으로 사용이 가능하며 각각의 도즈량은 필요에 따라 조절이 가능할 것이다.
여기서, 결정질실리콘을 이용하는 경우 비정질실리콘보다 문턱전압과 히스테리시스 등 작아지는 등 소자의 안정성 측면에서 유리하다. 특히 본 발명에 의한 박막트랜지스터가 화상을 나타내는 유기전계발광소자에 사용되는 경우에는, 히스테리시스의 감소가 중요한 의미를 갖는다. 히스테리시스는 화면에 잔상을 야기하는 결함을 불러오기 때문에 히스테리시스의 감소는 더더욱 소자의 신뢰성 측면에서 유리한 효과가 있는 것이다.
도 6a 내지 도 6f는 박막트랜지스터를 형성하는 과정을 개략적으로 나타낸 단면도이다.
도면에 도시된 바와 같이, 유리기판 또는 실리콘 기판(201)에 비정질 실리콘 또는 결정질 실리콘(202)을 증착한다.(도 6a) 액정표시소자의 제조 공정 상에는 상기 실리콘(202)을 증착하기 이전 금속이나 다른 불순물의 확산을 막기 위한 버퍼층(211)을 형성하기도 한다. 그 다음 상기 비정질실리콘층(202)을 증착한 후 불순물이온으로 BFx 또는 F를 주입하고 SPC 또는 ELA 등으로 결정화한다.(도 6b)
상기 단계는 비정질실리콘층(202)를 증착한 후 먼저 SPC 또는 ELA 등으로 결정질실리콘으로 결정화하는 단계를 거친 이후에 불순물이온을 주입할 수도 있다. 상기 두 단계는 필요에 따라 순서를 바꾸어 형성이 가능하다.
상기 불순물이온이 주입된 결정질실리콘층은 포토리소그래피 공정으로 액티브층으로 패터닝한다.(도 6c) 포토리소그래피 공정은 상기 실리콘층상에 감광막을 도포하는 단계, 상기 감광막 상에 액티브 패턴을 포함하는 마스크를 배열하고 노광하는 단계, 상기 감광막을 현상하여 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 적용하여 상기 결정질 실리콘층을 식각하는 단계, 상기 감광막 패턴을 스트립하는 단계 및 세정단계를 통해 액티브층(222)을 형성한다.
다음으로, 도면에 도시된 바와 같이, 상기 액티브층(222)이 형성된 기판 전면에 차례대로 제1절연층(203)과 도전성 금속막(미도시)을 증착한다.(도 6d)
상기 제1절연층(203)은 게이트 절연층으로 실리콘산화막 또는 실리콘질화막을 사용할 수 있고 상기 금속막은 게이트전극을 형성하기 위한 것으로 도전성의 금속막을 사용할 수 있다.
다음으로, 도 6e에 도시된 바와 같이, 포토리소그래피 공정을 이용하여 상기 도전성 금속막을 패터닝함으로써 상기 액티브층 위에 제1절연막(203)이 개재된 게 이트전극(204)을 형성한다.
이후, 상기 게이트전극(204)을 마스크로 적용하여 상기 액티브층(222)의 소정영역에 고농도의 불순물이온을 주입하여 소스(222a)/드레인영역(222c)을 형성한다. 이때 p+ 불순물로 붕소(B)를 사용하는 것이 바람직하다. 상기 소스(222a)/드레인영역(222b)은 소스/드레인 전극과의 오믹-콘택(ohmic contact)을 위해 형성한다. 상기 소스/드레인영역을 형성할 때 사용되는 불순물이온은 액티브층을 패터닝하기 이전에 사용되는 불순물이온과는 이온의 종류나 농도가 다르다. 본 과정에서는 B를 사용하여 형성이 가능하다.
다음으로, 도 6f에 도시된 바와 같이, 상기 게이트전극(204)이 형성된 기판 전면에 층간 절연막으로써 제2절연막(205)을 증착한 후 포토리소그래피 공정을 통해 상기 제1절연막(203)과 제2절연막(205)을 일부 제거하여 소오스/드레인영역과 소오스/드레인 전극 간의 전기적 접속을 위한 제1컨택홀(209a) 및 제2컨택홀(209b)을 형성한다.
이 후, 도 6g에 도시된 바와 같이, 도전성 금속을 기판 전면에 증착한 후 포토리소그래피 공정을 이용하여 상기 제1컨택홀(209a)을 통해 소오스영역(222a)과 연결되는 소오스 전극(206a)을 형성하고 상기 제2컨택홀(209b)를 통해 상기 드레인영역(222b)와 연결되는 드레인 전극(206b)을 형성한다. 이 때, 상기 소오스 전극(206a)을 구성하는 도전성 금속의 일부는 연장되어 데이터 라인(미도시)을 구성하게 된다.
다음으로, 상기 기판 전면에 제3절연막(207)을 증착한 후 포토리소그래피 공 정을 이용하여 드레인 전극(206b)의 일부를 노출시키는 제3컨택홀(291)을 형성한다.
마지막으로, 상기 제3절연막이 형성된 기판 전면에 인듐-틴-옥사이드(Indium Tin Oxide; ITO)와 같은 투명 도전성 물질을 증착한 후 포토리소그래피 공정을 이용하여 상기 제3컨택홀(291)을 통해 드레인 전극(206b)과 연결되는 화소전극(208)을 형성한다.
상기한 박막트랜지스터를 제조하는 방법은 평판표시장치인 액정표시소자나 유기전계발광소자에 이용 가능하다.
상기한 박막트랜지스터 제조 방법을 이용하여 액정표시소자를 제조하는 방법은 다음과 같다. 도 7은 본 발명에 의한 액정표시소자를 나타낸 단면도이다.
액정표시소자는 제1기판(301)과 제2기판(320) 및 상기 제1기판(301)과 제2기판(320) 사이에 형성된 액정층(330)으로 구성되어 있다. 제1기판(301)은 박막트랜지스터가 장착된 기판으로서 도면에는 도시하지 않았지만 상기 기판상에 복수의 화소가 형성되어 있으며 각 화소마다 박막트랜지스터와 같은 구동소자가 형성되어 있다. 따라서 상기 기판을 박막트랜지스터 기판이라고도 한다. 제2기판(320)은 컬러를 구현하기 위한 컬러필터(Color Filter ; CF ; 322)가 형성된 기판으로 액정층(330)을 사이에 두고 제1기판(301)과 대향하여 구성된다. 상기 기판(320)은 컬러필터기판이라고도 한다. 상기 기판에는 불필요한 광을 차단하기 위한 블랙매트릭스(Black Matrix ; BM ; 324)가 형성되어 있다.
또한, 상기 제1기판(301) 및 제2기판(320)에는 각각 화소전극(308) 및 공통전극(321)이 형성되어 있으며 액정층(330)의 액정분자를 배향하기 위한 배향막(미도시)이 도포되어 있어 액정 분자의 배향성을 결정하게 된다.
상기 제1기판(301) 및 제2기판(320)은 액정층(730)을 사이에 두고 합착되어 있으며, 상기 제1기판(301)에 형성된 박막트랜지스터로 대표되는 구동소자에 의해 액정분자를 구동하여 액정층을 투과하는 광량을 제어함으로써 정보를 표시하게 된다. 상기 제2기판(320)에는 컬러필터가 형성되어 있으므로 컬러필터(322)를 형성하는 공정을 포함하고 있다.
제2기판(320)을 형성하는 공정은 제2기판(320)에 블랙매트릭스(324)를 형성한 후, 그 상부에 컬러필터(322)를 형성한다. 이때, 상기 컬러필터(322)상에 공통전극(321) 또는 오버코트층(미도시)이 추가로 형성될 수 있다.
제1기판(301)과 제2기판(320)이 완성되면 두 기판 사이에 액정층(330)을 형성하고 합착하는 과정을 거쳐 액정표시소자를 제조하게 된다.
상기한 박막트랜지스터를 제조하는 방법을 이용하여 유기전계발광소자를 제조하는 방법은 다음과 같다. 도 8은 유기전계발광소자를 개략적으로 나타낸 단면도이다.
유기전계발광소자는 박막트랜지스터가 구비된 어레이부와, 박막트랜지스터 상부에 구비된 제1전극(408)과 유기막(410)과 제2전극(414)으로 구성된 발광부로 구성된다. 유기전계발광소자를 제조하는 방법에서는 먼저 박막트랜지스터를 형성하 게 된다. 상기 박막트랜지스터는 액티브층(422a, 422b, 422c)과 소스 및 드레인전극(406a, 406b)과 게이트 전극(404)을 포함하여, 상기 드레인전극(406b)과 접촉하는 제1전극(108)이 형성된다.
이후 상기 제1전극(408)의 상부에는 다층으로 구성된 유기막(410)을 구성하며, 다층의 유기막 상부에는 제2전극(414)을 형성한다. 이때, 상기 유기막(410)은 상기 제1전극(408)과 접촉한 홀 수송층(Hole Transporting Layer : HTL)(422a)과, 상기 제2전극(114)과 접촉한 전자 수송층(422c)과, 상기 홀 수송층(422a)과 전자 수송층(422c)사이에서 유기전계 발광층(422b)을 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 사상의 범위 내에서 다양한 변경 및 수정이 가능함은 당연하다. 따라서, 본 발명의 권리 범위는 상세한 설명에 기재된 내용이 아니라 청구 범위에 기재된 범위에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이 본 발명에서는 박막트랜지스터의 채널을 형성하기 위한 불순물이온의 주입시 BFx 또는 F를 사용함으로써 박막트랜지스터 소자의 히스테리시스를 감소시켜 유기전계발광소자의 문턱전압을 효과적으로 감소시키고, 또한 넓은 기판에서 소자 특성의 평판표시장치를 제공할 수 있다.

Claims (11)

  1. 기판을 준비하는 단계;
    상기 기판 상에 실리콘층을 형성하는 단계;
    상기 실리콘층에 BFx이며 x는 1 내지 3의 값을 갖으며, 도즈량이 1×1012~1.5×1013molecules/㎠이며 F를 포함한 불순물을 도핑하는 단계;
    상기 실리콘층을 액티브층으로 패터닝하는 단계;
    상기 액티브층 상에 게이트전극을 형성하는 단계;
    상기 액티브층의 소정 영역에 소스영역 및 드레인영역을 형성하는 단계; 및
    상기 소스영역과 연결되는 소스전극 및 상기 드레인영역과 연결되는 드레인전극을 형성하는 단계를 포함하여 이루어지는 박막트랜지스터의 제조방법.
  2. 제1항에 있어서,
    상기 실리콘층을 형성하는 단계는,
    상기 기판 상에 비정질실리콘층을 형성하는 단계와 상기 비정질실리콘층을 결정질실리콘으로 결정화시키는 단계로 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제2항에 있어서,
    상기 비정질실리콘층을 결정질실리콘층으로 결정화시키는 단계는 상기 불순물을 실리콘층에 도핑하는 단계 이전에 이루어지는 것을 특징으로 하는 박막트랜지 스터의 제조방법.
  4. 제2항에 있어서,
    상기 비정질실리콘층을 결정질실리콘층으로 결정화시키는 단계는 상기 불순물을 실리콘층에 도핑하는 단계 이후에 이루어지는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    기판을 준비하는 단계에서, 상기 기판은 버퍼층이 추가로 형성된 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제2항에 있어서,
    상기 비정질실리콘을 결정화실리콘으로 결정화하는 단계는 SPC 및 ELA 방법 중 적어도 어느 하나로 결정화하는 단계를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제1기판을 준비하는 단계;
    상기 제1기판 상에 제1항 또는 제2항 중 어느 한 항의 방법으로 박막트랜지스터를 형성하는 단계;
    제2기판을 준비하는 단계;
    상기 제1기판과 제2기판 사이에 액정층을 형성하고 상기 제1기판 및 제2기판을 합착하는 단계를 포함하는 액정표시소자의 제조방법.
  10. 기판을 준비하는 단계;
    상기 기판 상에 제1항 또는 제2항 중 어느 한 항의 방법으로 박막트랜지스터를 형성하는 단계; 및
    상기 박막트랜지스터가 형성된 기판상에 다층의 유기막을 형성하는 단계를 포함하는 것을 특징으로 하는 유기전계발광소자의 제조방법.
  11. 제10항에 있어서,
    상기 다층의 유기막을 형성하는 단계는 홀수송층과 전자수송층 및 상기 두 수송층 사이의 유기전계발광층을 형성하는 것을 특징으로 하는 유기전계발광소자의 제조방법.
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