KR20180097198A - 트랜지스터, 이를 구비한 표시 장치 및 트랜지스터의 제조 방법 - Google Patents

트랜지스터, 이를 구비한 표시 장치 및 트랜지스터의 제조 방법 Download PDF

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KR20180097198A
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김두나
차명근
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Abstract

본 발명의 일 실시예에 의한 트랜지스터는, 기판 상에 제공되며, 불순물로 도핑된 버퍼층; 상기 버퍼층 상에 제공되며, 채널 영역과, 상기 채널 영역을 사이에 두도록 위치하는 소스 영역과 드레인 영역을 포함하는 액티브 패턴; 상기 액티브 패턴 상에 제공되는 제1 절연막; 상기 제1 절연막 상에 배치되며, 상기 채널 영역과 중첩되는 게이트 전극; 상기 게이트 전극과 절연되며, 상기 소스 영역과 전기적으로 연결되는 소스 전극; 및 상기 게이트 전극과 절연되며, 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함할 수 있다.

Description

트랜지스터, 이를 구비한 표시 장치 및 트랜지스터의 제조 방법{TRANSISTOR, DISPLAY DEVICE HAVING THE SAME AND METHOD FOR MANUFACTURING THE TRANSISTOR}
본 발명은 트랜지스터, 이를 구비한 표시 장치 및 트랜지스터의 제조 방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다.
이러한 표시장치의 종류 중 하나로 유기발광 표시장치(Organic Light Emitting Display, OLED)가 있다. 유기발광 표시장치는 자발광형 표시 장치로서, 시야각이 넓고, 콘트라스트가 우수하며, 응답 속도가 빠른 것이 장점이다.
유기발광 표시장치는 유기발광소자, 데이터 신호에 대응하는 전압을 충전하는 커패시터, 및 상기 커패시터에 저장된 전압에 대응하여 유기발광소자에 흐르는 구동 전류를 제어하기 위한 트랜지스터를 포함한다.
본 발명은 히스테리시스 특성이 개선되고 원하는 문턱 전압 값을 갖는 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 의한 트랜지스터는, 기판 상에 제공되며, 불순물로 도핑된 버퍼층; 상기 버퍼층 상에 제공되며, 채널 영역과, 상기 채널 영역을 사이에 두도록 위치하는 소스 영역과 드레인 영역을 포함하는 액티브 패턴; 상기 액티브 패턴 상에 제공되는 제1 절연막; 상기 제1 절연막 상에 배치되며, 상기 채널 영역과 중첩되는 게이트 전극; 상기 게이트 전극과 절연되며, 상기 소스 영역과 전기적으로 연결되는 소스 전극; 및 상기 게이트 전극과 절연되며, 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함할 수 있다.
또한, 상기 액티브 패턴에는 제1 도전형의 불순물이 도핑되며, 상기 버퍼층에는 상기 제1 도전형과 반대인 제2 도전형의 불순물이 도핑될 수 있다.
또한, 상기 제1 도전형 불순물의 도우즈량이 커질수록 상기 트랜지스터의 문턱 전압의 이동량이 커질 수 있다.
또한, 상기 소스 영역과 상기 드레인 영역의 도핑 농도는, 상기 채널 영역의 도핑 농도보다 클 수 있다.
다음으로, 본 발명의 실시예에 의한 트랜지스터의 제조 방법은, 기판 상에 버퍼층 및 반도체층을 형성하는 단계; 상기 반도체층에 불순물을 도핑하는 제1 도핑 공정을 수행하는 단계; 상기 버퍼층에 불순물을 도핑하는 제2 도핑 공정을 수행하는 단계; 상기 반도체층을 패터닝하여 액티브 패턴을 형성하는 단계; 상기 액티브 패턴 상에 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 게이트 전극을 형성하는 단계; 및 상기 게이트 전극을 마스크로 이용하여, 상기 액티브 패턴의 일부에 불순물을 도핑하여 소스 영역과 드레인 영역을 형성하는 제3 도핑 공정을 수행하는 단계를 포함할 수 있다.
또한, 상기 버퍼층은 기판과 액티브 패턴 사이에 위치하도록 형성될 수 있다.
또한, 상기 제1 도핑 공정 시, 제1 에너지로 가속한 제1 도전형의 불순물을 상기 액티브 패턴으로 주입할 수 있다.
또한, 상기 제2 도핑 공정 시, 상기 제1 에너지보다 큰 제2 에너지로 가속한 불순물을 상기 버퍼층으로 주입할 수 있다.
또한, 상기 버퍼층으로 상기 제1 도전형과 반대인 제2 도전형의 불순물이 주입될 수 있다.
또한, 상기 제2 도핑 공정 후 상기 반도체층과 상기 버퍼층에 어닐링(annealing)을 수행하는 단계를 더 포함할 수 있다.
또한, 상기 어닐링은 엑시머 레이저(excimer laser)를 이용하여 수행될 수 있다.
또한, 상기 소스 영역에 연결된 소스 전극 및 상기 드레인 영역에 연결된 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 소스 영역 및 상기 드레인 영역의 불순물의 도우즈량은, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역의 불순물의 도우즈량 보다 클 수 있다.
다음으로, 본 발명의 실시예에 의한 표시 장치는, 기판 상에 제공된 복수의 화소들을 포함하는 표시 패널을 포함하며, 상기 복수의 화소들 각각은, 전극, 상기 전극 상에 제공된 표시층 및 상기 전극에 연결되는 트랜지스터를 포함하고, 상기 트랜지스터는, 상기 기판 상에 제공되며, 불순물로 도핑된 버퍼층; 상기 버퍼층 상에 제공되며, 채널 영역과, 상기 채널 영역을 사이에 두고 위치하는 소스 영역과 드레인 영역을 포함하는 액티브 패턴; 상기 액티브 패턴과 절연되며, 상기 채널 영역과 중첩되는 게이트 전극; 및 상기 게이트 전극과 절연되며, 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함할 수 있다.
또한, 상기 채널 영역에는 제1 도전형의 불순물이 도핑되며, 상기 버퍼층에는 상기 제1 도전형과 반대인 제2 도전형의 불순물이 도핑될 수 있다.
또한, 상기 트랜지스터가 PMOS 트랜지스터인 경우, 상기 제1 도전형 불순물은 p형일 수 있다.
본 발명에 의하면, 히스테리시스 특성이 개선되고 원하는 문턱 전압 값을 갖는 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 구성을 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 도 2에 도시된 화소의 구성을 예시적으로 도시한 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 5 내지 도 10은 본 발명의 실시예에 의한 트랜지스터를 제조하는 과정을 나타낸 도면이다.
도 11은 본 발명의 실시예에 따라 형성된 트랜지스터를 나타낸 도면이다.
도 12a 및 도 12b는 버퍼층의 도핑 유무에 따른 트랜지스터의 히스테리시스 특성을 설명하기 위한 그래프이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 의한 트랜지스터, 이를 포함하는 유기 발광 표시 장치 및 트랜지스터의 제조 방법에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 의한 유기 발광 표시 장치의 구성을 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)는, 표시 패널(300)과 표시 구동부(400)를 포함할 수 있다.
표시 패널(300)은 화소들(PXL), 화소들(PXL)에 연결된 데이터선들(D1~Dq) 및 주사선들(S1~Sp)을 포함할 수 있다.
각각의 화소들(PXL)은 데이터선들(D1~Dq) 및 주사선들(S1~Sp)을 통해 데이터 신호 및 주사 신호를 공급받을 수 있다.
또한, 화소들(PXL)은 제1 전원(ELVDD) 및 제2 전원(ELVSS)과 연결될 수 있다.
화소들(PXL)은 발광 소자(예를 들어, 유기발광 다이오드)를 포함할 수 있으며, 제1 전원(ELVDD)으로부터 발광 소자를 경유하여 제2 전원(ELVSS)으로 흐르는 전류에 의해, 데이터 신호에 대응하는 빛을 생성할 수 있다.
표시 구동부(400)는 주사 구동부(410), 데이터 구동부(420) 및 타이밍 제어부(450)를 포함할 수 있다.
주사 구동부(410)는 주사 구동부 제어신호(SCS)에 응답하여 주사선들(S1~Sp)에 주사 신호들을 공급할 수 있다. 예를 들어, 주사 구동부(410)는 주사선들(S1~Sp)에 주사 신호들을 순차적으로 공급할 수 있다.
주사선들(S1~Sp)과의 연결을 위하여, 주사 구동부(410)는 화소들(PXL)이 형성된 기판 상에 직접 실장되거나, 연성 회로 기판 등과 같은 별도의 구성 요소를 통해 기판(110)과 연결될 수 있다.
데이터 구동부(420)는 타이밍 제어부(450)로부터 데이터 구동부 제어신호(DCS)와 영상 데이터(DATA)를 입력 받아, 데이터 신호를 생성할 수 있다.
데이터 구동부(420)는 생성된 데이터 신호를 데이터선들(D1~Dq)에 공급할 수 있다.
데이터선들(D1~Dq)과의 연결을 위하여, 데이터 구동부(420)는 화소들(PXL)이 형성된 기판(110) 상에 직접 실장되거나, 연성 회로 기판 등과 같은 별도의 구성 요소를 통해 기판(110)과 연결될 수 있다.
특정 주사선으로 주사 신호가 공급되면, 상기 특정 주사선과 연결된 일부의 화소들(PXL)은 데이터선들(D1~Dq)로부터 전달되는 데이터 신호를 공급받을 수 있으며, 상기 일부의 화소들(PXL)은 공급받은 데이터 신호에 대응하는 휘도로 발광할 수 있다.
타이밍 제어부(450)는 주사 구동부(410)와 데이터 구동부(420)를 제어하기 위한 제어신호들을 생성할 수 있다.
예를 들어, 상기 제어신호들은 주사 구동부(410)를 제어하기 위한 주사 구동부 제어신호(SCS)와, 데이터 구동부(420)를 제어하기 위한 데이터 구동부 제어신호(DCS)를 포함할 수 있다.
이때, 타이밍 제어부(450)는 외부 입력 신호를 이용하여 주사 구동부 제어신호(SCS)와 데이터 구동부 제어신호(DCS)를 생성할 수 있다.
예를 들어, 외부 입력 신호는 도트 클럭(DCLK), 데이터 인에이블 신호(DE), 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 포함할 수 있다.
또한, 타이밍 제어부(450)는 주사 구동부 제어신호(SCS)를 주사 구동부(410)로 공급하고, 데이터 구동부 제어신호(DCS)를 데이터 구동부(420)로 공급할 수 있다.
타이밍 제어부(450)는 외부에서 입력되는 영상 데이터(RGB)를 데이터 구동부(420)의 사양에 맞는 영상 데이터(DATA)로 변환하여, 데이터 구동부(420)로 공급할 수 있다.
데이터 인에이블 신호(DE)는 유효한 데이터가 입력되는 기간을 정의하는 신호이며 1 주기는 수평 동기 신호(Hsync)와 같은 1 수평기간으로 설정될 수 있다.
도 1에서는 주사 구동부(410), 데이터 구동부(420), 및 타이밍 제어부(450)를 개별적으로 도시하였으나, 상기 구성 요소들 중 적어도 일부는 필요에 따라 통합될 수 있다.
또한, 주사 구동부(410), 데이터 구동부(420), 및 타이밍 제어부(450)는 칩 온 글래스(Chip On Glass), 칩 온 플라스틱(Chip On Plastic), 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip On Film) 등과 다양한 방식에 의하여 설치될 수 있다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
특히, 도 2에서는 설명의 편의를 위하여, 제p 주사선(Sp) 및 제q 데이터선(Dq)과 접속된 화소(PXL)를 도시하기로 한다.
먼저, 도 2를 참조하면, 화소(PXL)는 유기 발광 다이오드(OLED)와, 제q 데이터선(Dq) 및 제p 주사선(Sp)에 접속되어 유기 발광 다이오드(OLED)를 제어하기 위한 화소 회로(PC)를 포함한다.
유기 발광 다이오드(OLED)의 애노드 전극은 화소 회로(PC)에 접속되고, 캐소드 전극은 제2 전원(ELVSS)에 접속될 수 있다.
이와 같은 유기 발광 다이오드(OLED)는 화소 회로(PC)로부터 공급되는 전류에 대응하여 소정 휘도의 빛을 생성할 수 있다.
화소 회로(PC)는 제p 주사선(Sp)으로 주사 신호가 공급될 때 제q 데이터선(Dq)으로 공급되는 데이터 신호를 저장할 수 있으며, 상기 저장된 데이터 신호에 대응하여 유기 발광 다이오드(OLED)로 공급되는 전류량을 제어할 수 있다.
예를 들어, 화소 회로(PC)는 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(TR1)는 제q 데이터선(Dq)과 제2 트랜지스터(TR2) 사이에 연결될 수 있다.
예를 들어, 제1 트랜지스터(TR1)는 게이트 전극이 제p 주사선(Sp)에 접속되고, 제1 전극은 제q 데이터선(Dq)에 접속되며, 제2 전극은 제2 트랜지스터(TR2)의 게이트 전극에 접속될 수 있다.
제1 트랜지스터(TR1)는 제p 주사선(Sp)으로부터 주사 신호가 공급될 때 턴-온되어, 제q 데이터선(Dq)으로부터의 데이터 신호를 스토리지 커패시터(Cst)로 공급할 수 있다.
이 때, 스토리지 커패시터(Cst)는 데이터 신호에 대응되는 전압을 충전할 수 있다.
제2 트랜지스터(TR2)는 제1 전원(ELVDD)과 유기 발광 다이오드(OLED) 사이에 연결될 수 있다.
예를 들어, 제2 트랜지스터(TR2)는 게이트 전극이 스토리지 커패시터(Cst)의 제1 전극 및 제1 트랜지스터(TR1)의 제2 전극에 연결되고, 제1 전극은 스토리지 커패시터(Cst)의 제2 전극 및 제1 전원(ELVDD)에 연결되며, 제2 전극은 유기 발광 다이오드(OLED)의 애노드 전극에 연결될 수 있다.
이와 같은 제2 트랜지스터(TR2)는 구동 트랜지스터로서, 스토리지 커패시터(Cst)에 저장된 전압값에 대응하여 제1 전원(ELVDD)으로부터 유기 발광 다이오드(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
이때, 유기 발광 다이오드(OLED)는 제2 트랜지스터(TR2)로부터 공급되는 전류량에 대응되는 빛을 생성할 수 있다.
여기서, 트랜지스터들(TR1, TR2)의 제1 전극은 소스 전극 및 드레인 전극 중 어느 하나로 설정되고, 트랜지스터들(TR1, TR2)의 제2 전극은 제1 전극과 다른 전극으로 설정될 수 있다. 예를 들어, 제1 전극이 소스 전극으로 설정되면 제2 전극은 드레인 전극으로 설정될 수 있다.
또한, 도 2에서는 예시적으로 트랜지스터들(TR1, TR2)이 PMOS 트랜지스터인 것으로 도시하였으나, 다른 실시예에서는 트랜지스터들(TR1, TR2)이 NMOS 트랜지스터로 구현될 수 있다.
제1 전원(ELVDD)은 고전위 전압이고, 제2 전원(ELVSS)은 저전위 전압일 수 있다.
예를 들어, 제1 전원(ELVDD)은 양전압으로 설정되고, 제2 전원(ELVSS)은 음전압 또는 그라운드 전압으로 설정될 수 있다.
다음으로, 도 3 및 도 4를 참조하여, 본 발명의 실시예에 의한 유기 발광 표시 장치의 구조에 대해 설명하도록 한다.
도 3은 도 2에 도시된 화소의 구성을 예시적으로 도시한 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 3 및 도 4를 참조하면, 표시패널(300)은 기판(110), 버퍼층(120), 신호배선들(GL, DL) 및 화소들(PXL) 등을 포함할 수 있다.
기판(110)은 유리, 수지(resin) 등과 같은 절연성 재료로 이루어질 수 있다. 또한, 기판(110)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조 또는 다층 구조를 가질 수 있다.
예를 들어, 기판(110)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
버퍼층(120)은 기판(110) 상에 제공되는 것으로, 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함할 수 있다.
버퍼층(120)은 기판(110) 상면의 평활성을 높이거나, 기판(110) 등에 존재하는 불순물이 트랜지스터들(TR1, TR2)로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다.
버퍼층(120)은 제1 도전형 불순물 또는 제2 도전형 불순물로 도핑될 수 있다. 즉, p형 도펀트 또는 n형 도펀트로 도핑될 수 있다.
보다 구체적으로, 버퍼층(120)은 트랜지스터가 PMOS인 경우 n형으로 도핑되고, 이와 반대로 트랜지스터가 NMOS인 경우 p형으로 도핑된 영역일 수 있다.
버퍼층(120) 상에 신호배선들(GL, DL) 및 화소(PXL) 등이 제공될 수 있다.
게이트 라인(GL)은 제1 방향(X축 방향)과 제2 방향(Y축 방향) 중 어느 한 방향으로 연장될 수 있다.
데이터 라인(DL)은 게이트 라인(GL)과 교차하는 방향으로 연장될 수 있다.
구동 전압 라인(DVL)은 데이터 라인(DL)과 실질적으로 동일한 방향으로 연장될 수 있다.
게이트 라인(GL)은 제1 트랜지스터(TR1)에 주사 신호를 전달하고, 데이터 라인(DL)은 제1 트랜지스터(TR1)에 데이터 신호를 전달하며, 구동 전압 라인(DVL)은 제2 트랜지스터(TR2)에 제1 전원(ELVDD)을 제공한다.
즉, 게이트 라인(GL)은 도 1에 도시된 주사선들(S1~Sp)에 대응하고, 데이터 라인(DL)은 도 1에 도시된 데이터선들(D1~Dq)에 대응하는 구성일 수 있다.
제1 트랜지스터(TR1)는 제1 게이트 전극(GE1)과 제1 소스 전극(SE1), 및 제1 드레인 전극(DE1)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 게이트 라인(GL)에 연결되며, 상기 제1 소스 전극(SE1)은 상기 데이터 라인(DL)에 연결된다. 상기 제1 드레인 전극(DE1)은 제2 트랜지스터(TR2)의 게이트 전극(즉, 제2 게이트 전극(GE2))에 연결된다.
제1 트랜지스터(TR1)는 상기 게이트 라인(GL)에 인가되는 주사 신호에 따라 상기 데이터 라인(DL)에 인가되는 데이터 신호를 제2 트랜지스터(TR2)에 전달한다.
제2 트랜지스터(TR2)는 제2 게이트 전극(GE2)과, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)을 포함한다. 상기 제2 게이트 전극(GE2)은 제1 트랜지스터(TR1)에 연결되고, 상기 소스 제2 전극(EL2)은 상기 구동 전압 라인(DVL)에 연결되며, 상기 제2 드레인 전극(DE2)은 발광 소자에 연결된다.
상기 발광 소자는 발광층(EML)과, 상기 발광층(EML)을 사이에 두고 서로 대향하는 제1 전극(EL1) 및 제2 전극(EL2)을 포함한다.
상기 제1 전극(EL1)은 상기 제2 트랜지스터(TR2)의 제2 드레인 전극(DE2)과 연결된다. 상기 제2 전극(EL2)에는 공통 전압이 인가되며, 상기 발광층(EML)은 상기 제2 트랜지스터(TR2)의 출력 신호에 따라 발광할 수 있다. 여기서, 상기 발광층(EML)으로부터 출사되는 광은 상기 발광층의 재료에 따라 달라질 수 있으며, 컬러광 또는 백색광일 수 있다.
커패시터(Cst)는 제2 트랜지스터(TR2)의 상기 제2 게이트 전극(GE2)과 상기 제2 소스 전극(SE2) 사이에 연결되며, 상기 제2 트랜지스터(TR2)의 상기 제2 게이트 전극(GE2)에 입력되는 데이터 신호를 충전하고 유지한다.
버퍼층(120) 위에는 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)이 제공된다. 특히, 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)은 버퍼층의 도핑영역(DA)와 중첩되는 영역에 제공될 수 있다.
상기 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)은 각각 소스 영역(SCA), 드레인 영역(DRA), 및 상기 소스 영역(SCA)과 상기 드레인 영역(DRA) 사이에 제공된 채널 영역(CNA)을 포함한다.
상기 제1 액티브 패턴(ACT1)과 상기 제2 액티브 패턴(ACT2)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다.
상기 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(In-Ga-Zn-O), 인듐-아연 산화물(In-Zn-O), 아연-주석 산화물(Zn-Sn-O), 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다.
채널 영역(CNA)은 도펀트가 제1 도핑 농도로 도핑된 영역일 수 있으며, 상기 소스 영역(SCA) 및 상기 드레인 영역(DRA)은 도펀트가 제1 도핑 농도보다 높은 제2 도핑 농도로 도핑된 영역일 수 있다.
채널 영역(CNA), 소스 영역(SCA) 및 드레인 영역(DRA)은 도펀트 첨가에 따라 도전성을 가질 수 있다. 예를 들어, 붕소(B) 등 3가 도펀트를 첨가하는 경우는 p형 도전성을 띄게 되며, 인(P), 비소(As), 안티몬(Sb) 등 5가 도펀트를 첨가하는 경우는 n형 도전성을 갖게 된다.
상기 채널 영역(CNA), 상기 소스 영역(SCA) 및 드레인 영역(DRA) 은 도전형이 서로 다를 수도 있고 같을 수도 있다.
예를 들면, 소스 영역(SCA) 및 드레인 영역(DRA), 채널 영역(CNA)은 같은 도전형을 가지며, 도핑 농도만 다를 수 있다. 또는, 소스 영역(SCA) 및 드레인 영역(DRA)은 p형 반도체일 수 있고, 채널 영역(CNA)은 n형 반도체일 수도 있다.
상기 제1 액티브 패턴(ACT1) 및 제2 액티브 패턴(ACT2) 상에는 제1 절연막(140)이 제공된다. 제1 절연막(140)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 단층 또는 복수 층일 수 있다.
상기 제1 절연막(140) 상에는 게이트 라인(GL)과 연결된 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)이 제공된다. 상기 게이트 라인(GL), 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 금속으로 이루어질 수 있다.
상기 금속은 몰리브덴(Mo)을 포함할 수 있으며, 이외에도 금(Au), 은(Ag), 알루미늄(Al), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu) 중 적어도 하나, 또는 이들의 합금을 포함할 수 있다.
또한, 상기 게이트 라인(GL), 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 단일막으로 형성될 수 있으나, 이에 한정되는 것은 아니며, 금속들 및 합금들 중 2 이상 물질이 적층된 다중막으로 형성될 수도 있다.
상기 제1 게이트 전극(GE1)과 제2 게이트 전극(GE2)은 각각 상기 제1 액티브 패턴(ACT1)과 제2 액티브 패턴(ACT2)의 채널 영역(CNA)에 대응되는 영역을 커버하도록 형성된다.
상기 제1 및 제2 게이트 전극들(GE1, GE2) 상에는 상기 제1 및 제2 게이트 전극들(GE1, GE2)을 덮도록 제2 절연막(160)이 제공된다. 상기 제2 절연막(160)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다.
상기 제2 절연막(160)의 상에는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1), 제2 소스 전극(SE2)과 제2 드레인 전극(DE2)이 제공된다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1)은 상기 제1 절연막(140) 및 상기 제2 절연막(160)에 형성된 콘택홀에 의해 상기 제1 액티브 패턴(ACT1)의 소스 영역과 드레인 영역에 각각 접촉된다.
상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2)은 상기 제1 절연막(140) 및 상기 제2 절연막(160)에 형성된 콘택홀에 의해 상기 제2 액티브 패턴(ACT2)의 소스 영역(SCA)과 드레인 영역(DCA)에 각각 접촉된다.
상기 제2 절연막(160) 상에 제공되는 소스 전극들(SE1, SE2), 드레인 전극들(DE1, DE2), 구동 전압 라인(DVL) 등은 금속으로 이루어질 수 있다. 예를 들어, 금(Au), 은(Ag), 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd), 구리(Cu)와 같은 금속 중 적어도 하나, 또는 금속들의 합금으로 이루어질 수 있다.
한편, 상기 제2 게이트 전극(GE2)의 일부와 상기 구동 전압 라인(DVL)의 일부는 각각 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)이며, 상기 제2 절연막(160)을 사이에 두고 상기 커패시터(Cst)를 구성한다.
상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1), 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(DE2) 상에는 제3 절연막(180)이 제공된다. 상기 제3 절연막(180)은 상기 트랜지스터들(TR1, TR2)를 보호하는 보호막의 역할을 할 수도 있고, 그 상면을 평탄화시키는 평탄화막의 역할을 할 수도 있다.
상기 제3 절연막(180) 상에는 발광 소자의 애노드로서 제1 전극(EL1)이 제공된다. 상기 제1 전극(EL1)은 상기 제3 절연막(180)에 형성된 콘택홀을 통해 상기 제2 트랜지스터(TR2)의 제2 드레인 전극(DE2)에 연결된다. 여기서, 상기 제1 전극(EL1)은 캐소드로도 사용될 수 있으나, 이하 실시예에서는 애노드인 경우를 일 예로서 설명한다.
상기 제1 전극(EL1)은, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연), In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다.
상기 제1 전극(EL1) 상에는 각 화소(PXL)에 대응하도록 화소 영역을 구획하는 화소 정의막(PDL)이 제공된다. 상기 화소 정의막(PDL)은 상기 제1 전극(EL1)의 상면을 노출하는 개구부를 포함할 수 있다. 즉, 화소 정의막(PDL)은 각 화소에 대응하도록 화소 영역을 구획할 수 있다.
상기 화소 정의막(PDL)의 개구부에는 발광층(EML)이 제공된다.
상기 화소 정의막(PDL) 및 상기 발광층(EML) 상에는 제2 전극(EL2)이 제공된다. 상기 제2 전극(EL2)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 등의 금속막 및/또는 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide) 등의 투명 도전성막으로 이루어질 수 있다. 본 발명의 일 실시예에 있어서, 제2 전극(EL2)은 금속 박막을 포함하는 이중막 이상의 다중막으로 이루어질 수 있으며, 예를 들어, ITO/Ag/ITO 의 삼중막으로 이루어질 수도 있다.
상기 봉지층(SL)은 상기 제2 전극(EL2) 상에 제공되어 상기 제2 전극(EL2)을 커버한다. 상기 봉지층(SL)은 단일층으로 이루어질 수 있으나, 복층으로 이루어질 수 있다.
본 발명의 일 실시예에 있어서, 상기 봉지층(SL)은 제1 봉지층(SL1)과 제2 봉지층(SL2)으로 이루어질 수 있으며, 상기 제1 봉지층(SL1)과 제2 봉지층(SL2)은 서로 다른 재료를 포함할 수 있다. 예를 들어, 상기 제1 봉지층(SL1)은 유기 재료로, 상기 제2 봉지층(SL2)은 무기 재료로 이루어질 수 있다.
그러나, 상기 봉지층(SL)의 복층 여부나 재료는 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다. 예를 들어, 상기 봉지층(SL)은 서로 교번하여 적층된 다수의 유기 재료층과 다수의 무기 재료층을 포함할 수 있다.
한편, 도 3 및 도 4에 도시된 화소(PXL)의 구조는 본 발명의 일 실시예일뿐이므로, 본 발명의 화소(PXL)가 상기 구조에 한정되는 것은 아니다. 즉, 화소(PXL)에 포함되는 트랜지스터와 커패시터의 개수는 다양하게 변경될 수 있다. 또한, 화소(PXL)에 포함되는 트랜지스터들과 커패시터의 구조 또한 다양하게 변경될 수 있다.
도 5 내지 도 10은 본 발명의 실시예에 의한 트랜지스터를 제조하는 과정을 나타낸 도면이고, 도 11은 본 발명의 실시예에 따라 형성된 트랜지스터를 나타낸 도면이다. 특히, 본 명세서에서는 PMOS 트랜지스터를 제조하는 과정에 대해서 설명하도록 한다.
도 5를 참조하면, 먼저 기판(110) 상에 버퍼층(120)과 반도체층(125)을 순차적으로 형성한다.
버퍼층(120)은 절연체로 형성되며, 다양한 증착 방법에 의해 증착될 수 있다.
도 5에서 반도체층(125)은, 인위적인 도핑을 수행하지 않은 것으로, 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있으며, 다양한 증착 방법에 의해 증착될 수 있다.
도 6을 참조하면, 반도체층(125)에 제1 도핑 공정을 수행한다. 제1 도핑 공정 시 반도체층(125)에는 제1 도전형 불순물(예를 들어, p형 도펀트 중 붕소(B))이 주입될 수 있으며, 제1 도핑 공정에 의하여 반도체층(125)은 제1 도핑 농도를 갖는다.
제1 도핑 공정은 이온을 가속하여 물질 내에 충돌 침입시키는 이온 주입법(ion implantation)을 통해 수행될 수 있으며, 제1 도핑 공정 수행 시 제1 에너지로 가속한 제1 도전형 불순물을 반도체층(125)에 주입할 수 있다.
도 7을 참조하면, 제1 도핑 공정 수행 후 제2 도핑 공정을 수행한다.
제2 도핑 공정은 버퍼층(120)에 대하여 수행될 수 있다.
버퍼층(120)에는, 제1 도핑 공정 수행 시 반도체층(125)에 주입된 제1 도전형의 불순물과 다른, 제2 도전형 불순물이 주입될 수 있다.
즉, 제1 도핑 공정 시 반도체층(125)에 p형 도펀트 이온이 도핑되었다면, 버퍼층(120)에는 n형 도펀트 이온이 도핑될 수 있으며, 반대로 제1 도핑 공정 시 액티브 패턴에 n형 도펀트 이온이 도핑되었다면, 버퍼층(120)에는 p형 도펀트 이온이 도핑될 수 있다.
앞서 도 6을 참조로 설명한 제1 도핑 공정 시, 반도체층(125)에 p형 도펀트 이온(예를 들어, 붕소(B))이 주입되었으므로, 도 7에 도시된 버퍼층(120)에는 n형 도펀트 이온(예를 들어, 인(P))이 주입될 수 있다.
제2 도핑 공정 시 불순물이 반도체층(125)을 지나 버퍼층(120)에 주입될 수 있도록, 반도체층(125)에 주입되는 불순물은 상기 제1 에너지보다 높은 제2 에너지로 가속될 수 있다.
제2 도핑 공정이 수행된 후, 어닐링(annealing) 공정이 수행될 수 있다. 어닐링 공정은 기판(110)의 하부 또는 상부에서 버퍼층(120)과 반도체층(125)에 레이저를 조사함으로써 수행될 수 있다.
레이저의 종류는 엑시머 레이저(Excimer Laser) 일 수 있다. 엑시머 레이저는 ArF,　KrF, XeCl　등 엑시머로 불리우는 분자를 이용한 기체　레이저로 단파장이며 고출력인 것을 특징으로 한다.
어닐링 공정을 통해, 반도체층(125)의 비정질 실리콘이 결정화되거나, 이온 주입 시 반도체층(125) 또는 버퍼층(120)에 생긴 결함이 치유되거나, 도펀트가 활성화될 수 있다.
한편, 비정질 실리콘을 결정화하는 방법은, 상술한 엑시머 레이저(Excimer Laser)를 사용하는 것 외에, RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법을 포함할 수 있다.
도 8을 참조하면, 제2 도핑 공정 수행 후 액티브 패턴(ACT)을 형성할 수 있다. 액티브 패턴(ACT)은, 마스크 공정을 통해 반도체층(125)을 패터닝함으로써 형성될 수 있다.
도 9를 참조하면, 액티브 패턴(ACT)을 형성한후, 버퍼층(120) 상에 액티브 패턴(ACT)을 덮도록 제1 절연막(140)이 형성된다. 제1 절연막(140)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함하는 단층 또는 복수 층일 수 있다.
제1 절연막(140)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착 방법에 의해서 형성될 수 있다.
다음으로, 제1 절연막(140) 상에 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)은, 제1 도전막(미도시)을 제1 절연막(140) 상에 전면적으로 형성한 후 마스크 공정을 통해 패터닝되어 형성될 수 있다.
상기 제1 도전막은 스퍼터링등의 방법에 의해서 형성될 수 있다.
상기 마스크 공정은, 포토레지스트를 도포한 후, 마스크를 이용하여 선택적으로 포토레지스트를 노광한 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 애싱(ashing) 등과 같은 일련의 공정을 통해 수행될 수 있다.
도 10을 참조하면, 제3 도핑 공정을 수행한다. 제3 도핑 공정 시 액티브 패턴에 제1 도전형 불순물이 주입될 수 있다. 특히, 게이트 전극(GE)이 마스크 역할을 하여 액티브 패턴(ACT) 중 게이트 전극(GE)과 중첩하는 영역을 제외한 영역에 불순물이 주입됨으로써, 소스 영역(SCA)과 드레인 영역(DRA)이 형성될 수 있다.
소스 영역(SCA)과 드레인 영역(DRA)은, 제3 도핑 공정에 의하여 제1 도핑 농도보다 큰 제2 도핑 농도를 갖는다. 또한, 소스 영역(SCA)과 드레인 영역(DRA)에 주입되는 불순물은 제1 도핑 공정 수행 시 액티브 패턴(ACT)에 주입된 불순물과 동일할 수 있다.
액티브 패턴(ACT) 중 게이트 전극(GE)과 중첩하는 영역은 채널 영역(CNA)이 될 수 있다. 즉, 채널 영역(CNA)은 소스 영역(SCA)과 드레인 영역(DRA) 사이에 위치할 수 있다.
제3 도핑 공정 후에, 도펀트가 활성화될 수 있도록 활성화 공정을 더 수행할 수도 있다.
도 11은 본 발명의 실시예에 따라 형성된 트랜지스터를 나타낸 도면이다.
도 11을 참조하면, 게이트 전극(GE) 상에 제2 절연막(160)이 형성된다. 제2 절연막(160)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등의 무기물을 포함할 수 있다.
제2 절연막(160)은 화학기상증착(Chemical Vapour Deposition; CVD) 또는 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapour Deposition; PECVD) 등 다양한 증착 방법에 의해서 형성될 수 있다.
제2 절연막(160) 상에는 소스 전극(SE)과 드레인 전극(DE)이 형성될 수 있다.
소스 전극(SE)과 드레인 전극(DE)은 제2 도전막(미도시)을 제2 절연막(160) 상에 전면적으로 형성한 후 마스크 공정을 통해 패터닝하여 형성할 수 있다.
상기 제2 도전막은 스퍼터링등의 방법에 의해서 형성될 수 있다.
소스 전극(SE)은, 제1 절연막(140) 및 제2 절연막(160)에 형성된 콘택홀을 통해 소스 영역(SCA)에 접촉할 수 있다. 또한, 드레인 전극(DE)은, 제1 절연막(140) 및 제2 절연막(160)에 형성된 콘택홀을 통해 드레인 영역(DRA)에 접촉할 수 있다.
본 발명의 실시예에 따라 제조된 트랜지스터는 상술한 화소(PXL)에 채용될 수 있다.
트랜지스터의 안정성을 높이기 위해 히스테리시스(hysterisis) 특성을 개선하는 것이 중요하며, 채널 영역(CNA)의 캐리어 농도를 증가시킴으로써 히스테리시스 특성을 개선할 수 있다.
본 발명에 의하면, 제1 도핑 공정 수행 시 제1 도핑 농도를 크게 하여 채널 영역(CNA)의 캐리어 농도를 증가시킬 수 있다.
다만, 채널 영역(CNA)의 캐리어 농도를 높게 하는 경우 히스테리시스 특성을 개선할 수 있으나, 트랜지스터의 문턱 전압 값이 이동되어 원하는 문턱 전압 값으로 조절하기 어려운 문제점이 있다.
예를 들어, PMOS 트랜지스터 제조 시 히스테리시스 특성을 개선하기 위하여 채널 영역(CNA)에 주입되는 붕소 이온의 양을 증가시키는 경우, 트랜지스터의 문턱 전압 값이 양(+)의 방향으로 이동하는 문제점이 있다.
하지만, 본 발명에 의하면, 버퍼층(120)을 n형 도펀트 이온으로 도핑함으로써, 채널 영역(CNA)의 캐리어 농도에 의하여 양의 방향으로 이동되는 문턱 전압 값을 음의 방향으로 이동시킬 수 있다.
아래의 표 1은 버퍼층(120)의 도핑 농도에 따른 트랜지스터의 문턱 전압 값을 실험한 결과이다.
비교예 1, 실시예 1 내지 3에 따른 트랜지스터의 크기는 동일하다. 또한, 비교예 1, 실시예 1 내지 3에 따른 트랜지스터의 채널 영역은 붕소 이온으로 도핑되었으며 도우즈는 4x1011/cm2로 동일하다. 붕소 이온은 10KeV로 가속하여 채널 영역에 주입한 것이다.
비교예 1은 버퍼층(120)에 별도의 도핑 공정이 수행되지 않은 트랜지스터이다.
실시예 1은 버퍼층(120)의 도우즈가 4x1011/cm2인 트랜지스터이고, 실시예 2는 버퍼층(120)의 도우즈가 4x1012/cm2인 트랜지스터이며, 실시예 3은 버퍼층(120)의 도우즈가 4x1013/cm2인 트랜지스터이다. 실시예 1 내지 3의 버퍼층(120)은 모두 인 이온으로 도핑되었으며, 인 이온을 70KeV로 가속하여 버퍼층(120)에 주입한 것이다.
항목 비교예 1 실시예 1 실시예 2 실시예 3
채널 영역의 도우즈(dose) 4x1011/cm2 4x1011/cm2 4x1011/cm2 4x1011/cm2
버퍼층의 도우즈 - 4x1011/cm2 4x1012/cm2 4x1013/cm2
트랜지스터의 문턱 전압 -2.13V -2.33V -3.55V -9.33V
표 1을 참조하면, 실시예 1 내지 실시예 3의 문턱 전압 값은 비교예 1의 문턱 전압 값보다 작다. 즉, 버퍼층(120)이 n형의 도펀트로 도핑되면, 문턱 전압 값이 음(-)의 방향으로 이동함을 확인할 수 있다.
또한, 실시예 1 내지 실시예 3을 살펴보면, 버퍼층(120)의 도우즈 값이 클수록 문턱 전압 값의 이동량이 커짐을 확인할 수 있다.
즉, 본 발명에 따르면, 채널 영역(CNA)의 도핑 농도와 버퍼층(120)의 도핑 농도를 조절하여, 트랜지스터의 히스테리시스 특성을 개선하고, 원하는 값으로 문턱 전압을 조절할 수 있다.
다음으로, 도 12a 및 도 12b는 버퍼층의 도핑 유무에 따른 트랜지스터의 히스테리시스 특성을 설명하기 위한 그래프이다.
특히, 도 12a는 버퍼층에 별도의 도핑 공정이 수행되지 않은 트랜지스터(이하, 비교예 2라고 함)의 히스테리시스 특성을 설명하기 위한 그래프이고, 도 12b는 버퍼층이 도핑된 트랜지스터(이하, 실시예 4라고 함)의 히스테리시스 특성을 설명하기 위한 그래프이다.
비교예 2와 실시예 4에 따른 트랜지스터의 크기는 동일하다. 또한, 비교예 2에 따른 트랜지스터의 채널 영역(CNA) 은 붕소 이온으로 도핑되었으며 도우즈는 3x1012/cm2이고, 실시예 4에 따른 트랜지스터의 채널 영역(CNA)은 붕소 이온으로 도핑되었으며 도우즈는 6x1012/cm2이다. 붕소 이온은 10KeV로 가속하여 채널 영역에 주입한 것이다.
비교예 2에 따른 트랜지스터의 버퍼층(120)에는 별도의 도핑 공정이 수행되지 않았다. 실시예 4에 따른 트랜지스터의 버퍼층(120)은 인 이온으로 도핑되었으며, 도우즈가 4x1013/cm2이다. 인 이온은 80KeV로 가속하여 버퍼층(120)에 주입한 것이다.
히스테리시스 특성은, 트랜지스터의 게이트-소스 전압을 증가시키면서 측정한 출력(트랜지스터의 드레인-소스 전류 측정 값)과, 트랜지스터의 게이트-소스 전압을 감소시키면서 측정한 출력(트랜지스터의 드레인-소스 전류 측정 값)을 비교함으로써 확인할 수 있고, 양 출력 값이 거의 동일할수록 히스테리시스 특성이 좋은 것으로 판단할 수 있다.
도 12a와 도 12b를 비교하면, 비교예 2에 따른 트랜지스터보다 실시예 4에 따른 트랜지스터의 히스테리시스 특성이 더 좋음을 확인할 수 있다. 즉, 버퍼층(120)을 도핑함으로써 트랜지스터의 히스테리시스 특성을 개선할 수 있다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 기판
120: 버퍼층
ACT: 액티브 패턴
SCA: 소스 영역
DRA: 드레인 영역
CNA: 채널 영역
140: 제1 절연막
GE: 게이트 전극

Claims (16)

  1. 기판 상에 제공되며, 불순물로 도핑된 버퍼층;
    상기 버퍼층 상에 제공되며, 채널 영역과, 상기 채널 영역을 사이에 두도록 위치하는 소스 영역과 드레인 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴 상에 제공되는 제1 절연막;
    상기 제1 절연막 상에 배치되며, 상기 채널 영역과 중첩되는 게이트 전극;
    상기 게이트 전극과 절연되며, 상기 소스 영역과 전기적으로 연결되는 소스 전극; 및
    상기 게이트 전극과 절연되며, 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 액티브 패턴에는 제1 도전형의 불순물이 도핑되며, 상기 버퍼층에는 상기 제1 도전형과 반대인 제2 도전형의 불순물이 도핑된 트랜지스터.
  3. 제2항에 있어서,
    상기 제1 도전형 불순물의 도우즈량이 커질수록 상기 트랜지스터의 문턱 전압의 이동량이 커지는 트랜지스터.
  4. 제2항에 있어서,
    상기 소스 영역과 상기 드레인 영역의 도핑 농도는, 상기 채널 영역의 도핑 농도보다 큰 트랜지스터.
  5. 기판 상에 버퍼층 및 반도체층을 형성하는 단계;
    상기 반도체층에 불순물을 도핑하는 제1 도핑 공정을 수행하는 단계;
    상기 버퍼층에 불순물을 도핑하는 제2 도핑 공정을 수행하는 단계;
    상기 반도체층을 패터닝하여 액티브 패턴을 형성하는 단계;
    상기 액티브 패턴 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 마스크로 이용하여, 상기 액티브 패턴의 일부에 불순물을 도핑하여 소스 영역과 드레인 영역을 형성하는 제3 도핑 공정을 수행하는 단계를 포함하는 트랜지스터의 제조 방법.
  6. 제5항에 있어서,
    상기 버퍼층은 기판과 액티브 패턴 사이에 위치하도록 형성되는 트랜지스터의 제조 방법.
  7. 제5항에 있어서,
    상기 제1 도핑 공정 시, 제1 에너지로 가속한 제1 도전형의 불순물을 상기 액티브 패턴으로 주입하는 트랜지스터의 제조 방법.
  8. 제7항에 있어서,
    상기 제2 도핑 공정 시, 상기 제1 에너지보다 큰 제2 에너지로 가속한 불순물을 상기 버퍼층으로 주입하는 트랜지스터의 제조 방법.
  9. 제8항에 있어서,
    상기 버퍼층으로 상기 제1 도전형과 반대인 제2 도전형의 불순물이 주입되는 트랜지스터의 제조 방법.
  10. 제5항에 있어서,
    상기 제2 도핑 공정 후 상기 반도체층과 상기 버퍼층에 어닐링(annealing)을 수행하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  11. 제10항에 있어서,
    상기 어닐링은 엑시머 레이저(excimer laser)를 이용하여 수행되는 트랜지스터의 제조 방법.
  12. 제5항에 있어서,
    상기 소스 영역에 연결된 소스 전극 및 상기 드레인 영역에 연결된 드레인 전극을 형성하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  13. 제5항에 있어서,
    상기 소스 영역 및 상기 드레인 영역의 불순물의 도우즈량은, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역의 불순물의 도우즈량 보다 큰 트랜지스터의 제조 방법.
  14. 기판 상에 제공된 복수의 화소들을 포함하는 표시 패널을 포함하며,
    상기 복수의 화소들 각각은, 전극, 상기 전극 상에 제공된 표시층 및 상기 전극에 연결되는 트랜지스터를 포함하고,
    상기 트랜지스터는,
    상기 기판 상에 제공되며, 불순물로 도핑된 버퍼층;
    상기 버퍼층 상에 제공되며, 채널 영역과, 상기 채널 영역을 사이에 두고 위치하는 소스 영역과 드레인 영역을 포함하는 액티브 패턴;
    상기 액티브 패턴과 절연되며, 상기 채널 영역과 중첩되는 게이트 전극; 및
    상기 게이트 전극과 절연되며, 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 포함하는 표시 장치.
  15. 제14항에 있어서,
    상기 채널 영역에는 제1 도전형의 불순물이 도핑되며, 상기 버퍼층에는 상기 제1 도전형과 반대인 제2 도전형의 불순물이 도핑된 표시 장치.
  16. 제15항에 있어서,
    상기 트랜지스터가 PMOS 트랜지스터인 경우, 상기 제1 도전형 불순물은 p형인 표시 장치.
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