KR102184448B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 박막 트랜지스터 표시판 그 제조 방법에 관한 것이다. 상기 박막 트랜지스터 표시판은, 기판; 및 상기 기판 위에 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함하는 복수의 화소;를 포함한다. 상기 구동 박막 트랜지스터는, 소스 영역 및 드레인 영역을 포함하는 반도체; 상기 반도체와 중첩하는 게이트 전극; 상기 반도체와 상기 게이트 전극 사이에 위치하는 게이트 절연층; 상기 반도체와 상기 게이트 절연층 사이에 위치하는 산화막; 및 소스 전극 및 드레인 전극;을 포함한다. 상기 스위칭 박막 트랜지스터는, 소스 영역 및 드레인 영역을 포함하는 반도체; 상기 반도체와 중첩하는 게이트 전극; 상기 반도체와 상기 게이트 전극 사이에 위치하며, 상기 반도체의 상부와 접하는 게이트 절연층; 및 소스 전극 및 드레인 전극;을 포함한다.
Description
본 발명은 박막 트랜지스터 표시판 그 제조 방법에 관한 것이다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다. 유기 발광 표시 장치는 평판 표시 장치(flat panel display, FPD)의 일종이으로, 두께가 얇고, 시야각이 넓으며, 응답 속도가 빠른 장점이 있다.
유기 발광 표시 장치는 구동 방식에 따라 단순 매트릭스 방식의 유기 발광 표시 장치(PMOLED display)와 능동 매트릭스 방식의 유기 발광 표시 장치(AMOLED display)로 나눌 수 있다. 이 중, 능동 매트릭스 방식의 유기 발광 표시 장치는 박막 트랜지스터 표시판 위에 전극 및 발광층이 형성되는 구조이며, 박막 트랜지스터 표시판은 신호선, 신호선에 연결되어 데이터 전압을 제어하는 스위칭 박막 트랜지스터(switching thin film transistor) 및 이로부터 전달받은 데이터 전압을 게이트 전압으로 인가하여 발광 소자에 전류를 흘리는 구동 박막 트랜지스터(driving thin film transistor)를 포함한다.
본 발명의 목적은 유기 발광 표시 장치의 특성을 개선할 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.
본 발명은 또한 구동 박막 트랜지스터와 스위칭 박막 트랜지스터의 특성이 다른 박막 트랜지스터 표시판을 제공하는 것을 목적으로 한다.
이러한 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판은, 기판; 및 상기 기판 위에 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함하는 복수의 화소;를 포함한다. 상기 구동 박막 트랜지스터는, 소스 영역 및 드레인 영역을 포함하는 반도체; 상기 반도체와 중첩하는 게이트 전극; 상기 반도체와 상기 게이트 전극 사이에 위치하는 게이트 절연층; 상기 반도체와 상기 게이트 절연층 사이에 위치하는 산화막; 및 소스 전극 및 드레인 전극;을 포함한다. 상기 스위칭 박막 트랜지스터는, 소스 영역 및 드레인 영역을 포함하는 반도체; 상기 반도체와 중첩하는 게이트 전극; 상기 반도체와 상기 게이트 전극 사이에 위치하며, 상기 반도체의 상부와 접하는 게이트 절연층; 및 소스 전극 및 드레인 전극;을 포함한다.
상기 산화막은 약 50 Å 내지 약 400 Å의 두께를 가질 수 있다.
상기 산화막은 다중막일 수 있고, 질화막 및/또는 질화산화막을 포함할 수 있다.
상기 스위칭 박막 트랜지스터의 상기 반도체는 플라즈마 처리되어 있을 수 있다.
상기 구동 박막 트랜지스터는 상기 스위칭 박막 트랜지스터보다 S-factor가 클 수 있다.
상기 화소는 상기 게이트 절연층을 사이에 두고 중첩하는 제1 전극 및 제2 전극을 포함하는 유지 커패시터를 더 포함할 수 있다.
본 발명의 일 측면에 있어서, 박막 트랜지스터 표시판을 제조하는 방법은, 기판 위에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층 위에 산화층을 형성하는 단계; 상기 다결정 실리콘층과 상기 산화층을 패터닝하여, 산화막이 형성된 제1 반도체 및 산화막이 형성된 제2 반도체를 형성하는 단계; 상기 제2 반도체 위의 산화막을 제거하는 단계; 상기 제1 반도체 위의 산화막 및 상기 제2 반도체 위에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 위에 상기 제1 반도체 및 제2 반도체와 각각 중첩하는 게이트 전극을 형성하는 단계;를 포함한다.
상기 산화층은 약 50 Å 내지 약 400 Å의 두께로 형성될 수 있다.
상기 산화층을 형성하는 단계는 SiOx를 증착하는 단계를 포함할 수 있다.
상기 다결정 실리콘층을 형성하는 단계는 열 결정화 방법에 의해 수행될 수 있고, 상기 산화층은 결정화 시 산소 분위기를 조절하여 생성되는 열 산화막을 포함할 수 있다.
상기 제1 및 제2 반도체를 형성하는 단계와 상기 산화막을 제거하는 단계는 하나의 마스크를 사용하는 포토리소그래피 공정 및 식각 공정에 의해 수행될 수 있다.
상기 방법은 상기 게이트 절연층을 형성하는 단계 전에, 플라즈마 처리 단계를 더 포함할 수 있다.
상기 플라즈마 처리 단계는 H2, O2, N2O, N2, 또는 이중 적어도 하나를 포함하는 혼합 가스를 사용하여 수행될 수 있다.
상기 제1 반도체 및 제2 반도체를 형성하는 단계는 유지 축전기의 제1 전극용 반도체를 형성하는 것을 포함할 수 있고, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연층을 사이에 두고 상기 제1 전극용 반도체와 중첩하는 상기 유지 축전기의 제2 전극을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제1 반도체, 제2 반도체 및 제1 전극용 반도체를 불순물 도핑하여, 제1 박막 트랜지스터의 소스 및 드레인 영역, 제2 박막 트랜지스터의 소스 및 드레인 영역 및 유지 축전기의 제1 전극을 형성하는 단계를 더 포함할 수 있다.
상기 방법에서, 상기 산화층을 형성하는 단계 후에 상기 다결정 실리콘층을 형성하는 단계가 수행될 수 있다.
본 발명의 다른 일 측면에 있어서, 박막 트랜지스터 표시판을 제조하는 방법은, 기판 위에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계; 상기 다결정 실리콘층을 패터닝하여 제1 반도체 및 제2 반도체를 형성하는 단계; 상기 제1 반도체 및 제2 반도체 위에 산화층을 형성하는 단계; 상기 산화층을 패터닝하여 제1 반도체 위의 산화막을 제외한 산화층을 제거하는 단계; 상기 제1 반도체 위의 산화막 및 상기 제2 반도체에 위에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 위에 상기 제1 반도체 및 제2 반도체와 각각 중첩하는 게이트 전극을 형성하는 단계;를 포함한다.
상기 방법은 상기 게이트 절연층을 형성하는 단계 전에, 플라즈마 처리 단계를 더 포함할 수 있다.
상기 제1 반도체 및 제2 반도체를 형성하는 단계는 유지 축전기의 제1 전극용 반도체를 형성하는 것을 포함할 수 있고, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연층을 사이에 두고 상기 제1 전극용 반도체와 중첩하는 상기 유지 축전기의 제2 전극을 형성하는 것을 포함할 수 있다.
상기 방법은 상기 제1 반도체, 제2 반도체 및 제1 전극용 반도체를 불순물 도핑하여, 제1 박막 트랜지스터의 소스 및 드레인 영역, 제2 박막 트랜지스터의 소스 및 드레인 영역 및 유지 축전기의 제1 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따라서, 스위칭 박막 트랜지스터의 S-factor는 유지 또는 감소시키면서 구동 박막 트랜지스터의 S-factor는 증가시킬 수 있다. 이에 따라 유기 발광 표시 장치의 동작 속도를 유지하면서 휘도 편차를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치의 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 층 구조를 보여주는 단면도이다.
도 3 내지 도 10은 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 공정의 일 실시예를 보여주는 단면도이다.
도 11 내지 도 14는 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 공정의 다른 일 실시예를 보여주는 단면도이다.
도 15는 산화막의 두께에 따른 S-factor의 변화를 보여주는 그래프이다.
도 16은 산화막의 유무에 따른 박막 트랜지스터의 특성을 비교하여 보여주는 그래프이다.
도 17은 플라즈마 처리 유무에 따른 박막 트랜지스터의 특성을 비교하여 보여주는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 층 구조를 보여주는 단면도이다.
도 3 내지 도 10은 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 공정의 일 실시예를 보여주는 단면도이다.
도 11 내지 도 14는 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 공정의 다른 일 실시예를 보여주는 단면도이다.
도 15는 산화막의 두께에 따른 S-factor의 변화를 보여주는 그래프이다.
도 16은 산화막의 유무에 따른 박막 트랜지스터의 특성을 비교하여 보여주는 그래프이다.
도 17은 플라즈마 처리 유무에 따른 박막 트랜지스터의 특성을 비교하여 보여주는 그래프이다.
첨부한 도면을 참고로 하여, 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 포함하는 유기 발광 표시 장치의 등가 회로도이다.
도 1를 참조하면, 유기 발광 표시 장치는 복수의 신호선(121, 171, 712) 및 이들에 연결되어 있으며 대략 행렬 형태로 배열된 복수의 화소(PX)를 포함한다.
신호선은 주사 신호(게이트 신호라고도 함)를 전달하는 복수의 주사 신호선(121), 데이터 신호를 전달하는 복수의 데이터선(171) 및 구동 전압을 전달하는 복수의 구동 전압선(172)을 포함한다. 주사 신호선(121)은 대략 행(row) 방향으로 뻗어 있으며 서로 거의 평행하고, 데이터선(171)과 구동 전압선(172)은 대략 열(column) 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소(PX)는 스위칭 박막 트랜지스터(Qs), 구동 박막 트랜지스터(Qd), 유지 축전기(Cst) 및 유기 발광 다이오드인 발광 소자(LD)를 포함한다. 이들 중 스위칭 박막 트랜지스터(Qs), 구동 박막 트랜지스터(Qd) 및 유지 축전기(Cst)는 박막 트랜지스터 표시판에 형성될 수 있다. 도면에 표시되지 않았지만, 하나의 화소(PX)는 발광 소자(LD)에 제공되는 전류를 보상하기 위해 추가적으로 박막 트랜지스터 및 축전기를 더 포함할 수 있다.
스위칭 박막 트랜지스터(Qs)는 제어 단자(또는 게이트 전극), 입력 단자(또는 소스/드레인 전극) 및 출력 단자(또는 드레인/소스 전극)를 가진다. 스위칭 박막 트랜지스터(Qs)의 제어 단자는 주사 신호선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 박막 트랜지스터(Qd)에 연결되어 있다. 스위칭 박막 트랜지스터(Qs)는 주사 신호선(121)으로부터 받은 주사 신호에 응답하여 데이터선(171)으로부터 받은 데이터 전압을 구동 박막 트랜지스터(Qd)에 전달한다.
구동 박막 트랜지스터(Qd) 또한 제어 단자(또는 게이트 전극), 입력 단자(또는 소스/드레인 전극) 및 출력 단자(또는 드레인/소스 전극)를 가진다. 구동 박막 트랜지스터(Qd)의 제어 단자는 스위칭 박막 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 발광 소자(LD)에 연결되어 있다. 구동 박막 트랜지스터(Qd)를 통하여 흐르는 전류(ILD)은 구동 박막 트랜지스터(Qd)의 제어 단자와 출력 단자 사이의 전압에 따라 조절된다.
유지 축전기(Cst)는 구동 박막 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 유지 축전기(Cst)는 구동 박막 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 전압을 충전하고, 스위칭 박막 트랜지스터(Qs)가 턴 오프된 후에도 이를 유지하여 다음 데이터 전압이 인가될 때까지 지속적으로 발광 소자(LD)를 발광시킬 수 있다.
발광 소자(LD)는 구동 박막 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 접지 전압 또는 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 발광 소자(LD)는 구동 박막 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시할 수 있다.
스위칭 박막 트랜지스터(Qs) 및 구동 박막 트랜지스터(Qd)는 p-채널 전계 효과 트랜지스터(field effect transistor, FET)일 수 있다. 그러나 스위칭 박막 트랜지스터(Qs)와 구동 박막 트랜지스터(Qd) 중 적어도 하나는 n-채널 전계 효과 트랜지스터일 수 있다. 또한, 박막 트랜지스터(Qs, Qd), 유지 축전기(Cst) 및 유기 발광 다이오드(LD)의 연결 관계가 바뀔 수 있다.
스위칭 박막 트랜지스터(Qs)는 빠른 구동 속도를 위해 S-factor가 작은 것이 유리하지만, 구동 박막 트랜지스터(Qd)는 게이트 전압 산포에 따른 휘도 편차를 줄이기 위해서 S-factor가 상대적으로 큰 것이 유리한 것으로 인식된다. 여기서 용어 "S-factor"란 박막 트랜지스터의 전류-전압 특성으로서, 문턱 전압 이하의 게이트 전압이 인가될 때 드레인 전류를 10배 증가시키기 위하여 필요한 게이트 전압의 크기를 의미한다. S-factor는 "부문턱 기울기(subthreshold slope)"로 흔히 불린다.
이제 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판 및 그 제조 방법에 대하여 상세하게 설명한다. 도 2는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 층 구조를 보여주는 단면도이고, 도 3 내지 도 10은 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 공정의 일 실시예를 보여주는 단면도이다.
도 2를 참조하면, 박막 트랜지스터 표시판은 기판(110) 위에 형성된 구동 박막 트랜지스터(Qd) 및 스위칭 박막 트랜지스터(Qs)를 포함한다. 구동 박막 트랜지스터(Qd) 및 스위칭 박막 트랜지스터(Qs)는 다결정 실리콘(poly-Si) 박막 트랜지스터일 수 있다. 박막 트랜지스터 표시판은 유지 축전기(Cst)를 포함할 수 있다.
구동 박막 트랜지스터(Qd)는 반도체(154d), 게이트 전극(124d), 소스 전극(173d) 및 드레인 전극(175d)로 구성된다. 구동 박막 트랜지스터(Qd)는 게이트 전극(124d)이 반도체(154d)보다 상측에 위치하므로 탑 게이트형(top-gate) 박막 트랜지스터로 불릴 수 있다. 실시예에 따라서는 구동 박막 트랜지스터는 게이트 전극이 반도체보다 하측 위치하는 보텀 게이트형(bottom-gate) 박막 트랜지스터일 수도 있다.
반도체(154d)과 게이트 전극(124d) 사이에는 게이트 절연층(140)이 기재되고, 게이트 전극(124d)과 소스 전극(173d) 및 드레인 전극(175d) 사이에는 층간 절연층(160)이 개재된다. 반도체(154d)와 게이트 절연층(140) 사이에는 산화막(131)이 또한 개재된다. 즉, 반도체(154d) 바로 위에는 산화막(131)이 위치한다. 산화막(131)은 약 50 Å 내지 약 400 Å의 두께를 가질 수 있다. 산화막(131)은 다중막일 수 있고, 다중막은 적어도 하나의 질화막 및/또는 질화산화막을 포함할 수 있다.
반도체(154d)는 양쪽 가장자리에 불순물이 도핑된 소스 영역(1543d) 및 드레인 영역(1545d)을 포함한다. 소스 영역(1543d) 및 드레인 영역(1545d)은 층간 절연층(160) 및 게이트 절연층(140)은 물론 산화막(131)을 관통하는 접촉 구멍을 통해 소스 전극(173d) 및 드레인 전극(175d)과 각각 전기적으로 연결된다.
기판(110)과 반도체(154d) 사이에는 차단층(120)이 위치할 수 있다.
스위칭 박막 트랜지스터(Qs)는 반도체(154s), 게이트 전극(124s), 소스 전극(173s) 및 드레인 전극(175s)로 구성된다.
구동 박막 트랜지스터(Qd)와 마찬가지로, 반도체(154s)과 게이트 전극(124s) 사이에는 게이트 절연층(140)이 개재되고, 게이트 전극(124s)과 소스 전극(173s) 및 드레인 전극(175s) 사이에는 층간 절연층(160)이 개재된다. 그러나 구동 박막 트랜지스터(Qd)와 달리 스위칭 박막 트랜지스터(Qs)에는 반도체(154s)와 게이트 절연층(140) 사이에 산화막이 개재되어 있지 않다. 반도체(154s) 바로 위에 게이트 절연층(140)이 위치할 수 있다.
반도체(154s)는 양쪽 가장자리에 불순물이 도핑된 소스 영역(1543s) 및 드레인 영역(1545s)을 포함한다. 소스 영역(1543s) 및 드레인 영역(1545s)은 층간 절연층(160) 및 게이트 절연층(140)을 관통하는 접촉 구멍을 통해 소스 전극(173s) 및 드레인 전극(175s)과 각각 전기적으로 연결된다. 기판(110)과 반도체(154s) 사이에는 차단층(120)이 위치할 수 있다.
유지 축전기(Cst)는 게이트 절연층(140)을 사이에 두고 불순물이 도핑된 반도체로 이루어진 제1 축전기 전극(154c) 및 이에 중첩하는 제2 축전기 전극(129)로 구성될 수 있다. 제2 축전기 전극(129) 위에 층간 절연층(160)이 위치할 수 있고, 제2 축전기 전극(129) 기판(110)과 제1 축전기 전극(154c) 사이에는 차단층(120)이 위치할 수 있다. 실시예에 따라서는, 유지 축전기(Cst)는 층간 절연층(160)을 사이에 두고 제2 축전기 전극(129)과 중첩하는 제3 축전기 전극(도시되지 않음)을 더 포함하여 구성될 수도 있다.
이제 도 3 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법에 대하여 설명한다. 도 3 내지 도 10은 박막 트랜지스터의 제조 공정을 순서대로 나타낸 단면도이다.
도 3을 참조하면, 기판(110) 위에 차단층(120)을 형성하고, 그 위에 다결정 실리콘층(150)을 형성한다.
기판(110)은 유리, 플라스틱 같은 투명한 절연성 물질로 이루어진다. 예컨대, 기판(110)은 내열 온도 600 ℃ 이상의 붕규산계 유리로 이루어질 수 있다. 기판(110)은 PET(polyethylene terephthalate), PEN(polyethylene naphthalate), 폴리이미드(polyimide) 같은 플라스틱으로 이루어질 수 있고, 플라스틱 기판은 플렉서블(flexible) 기판으로서 적용될 수도 있다.
차단층(120)은 장벽층(barrier layer) 또는 버퍼층(buffer layer)으로 불리기도 하는데, 반도체의 특성을 열화시키는 불순물이 확산되는 것을 방지하고, 아울러 수분이나 외기의 침투를 방지하고 표면을 평탄화하기 위해 형성될 수 있다. 차단층(120)은 PECVD(plasma enhanced chemical vapor deposition), APCVD(atmospheric pressure chemical vapor deposition), LPCVD(low pressure chemical vapor deposition) 같은 증착 방법으로 SiOx, SiNx 등을 단층 또는 복층으로 증착하여 형성될 수 있다. 차단층(120)은 기판의 종류나 공정 조건에 따라 생략될 수 있다.
다결정 실리콘층(150)은 비정질 실리콘(a-Si)을 예컨대 PECVD 같은 장착 방법에 의해 증착하고, 비정질 실리콘에 포함된 수소를 제거하는 탈수소 처리를 거친 후, 엑시머 레이저 어닐링(excimer laser anealing, ELA) 같은 레이저 결정화 기법을 통하여 다결정 실리콘(poly-Si) 상태로 만듦으로써 형성될 수 있다. 다결정화 방법으로서, 레이저 결정화 외에도 고상 결정화(solid phase crystallization, SPC), 수퍼 그레인 실리콘(super grain silicon, SGS), 금속 유도 결정화(metal induced crystallization, MIC), 금속 유도 측면 결정화(metal induced lateral crystallization, MILC) 같은 열 결정화 기법이 사용될 수도 있다.
도 4를 참조하면, 다결정 실리콘층(150) 위에 산화층(130)을 형성한다. 산화층(130)은 SiOx을 PECVD, APCVD, LPCVD 같은 증착 방법으로 증착하여 단층 또는 복층으로 형성될 수 있다. 산화층(130)은 약 50 Å 내지 약 400 Å의두께로 형성될 수 있지만, 두께가 이에 제한되는 것은 아니다. 산화층(130)은 기본적으로 SiOx로 이루어진 층을 포함하지만, 다층으로 형성될 경우 SiOx 외에도 SiNx 및/또는 SiONx으로 이루어진 층을 포함할 수 있다.
전술한 다결정 실리콘층(150)의 형성에 있어서 다결정화 방법으로서 열 결정화 기법을 사용하는 경우, 산화층(130)은, 별도의 증착 과정 없이, 결정화 시 산소 분위기를 조절하여 생성되는 열 산화막으로 이루어질 수도 있다. 실시예에 따라서는 비정질 실리콘(a-Si) 상에 산화층(130)을 형성한 후, 전술한 다결정 실리콘층(150)의 형성을 위한 다결정화 과정이 수행될 수도 있다.
도 5를 참조하면, 산화층(130) 위에 감광막을 적층한 후 하프톤(half-tone) 마스크를 이용한 포토리소그래피 공정을 통해 두께가 다른 제1 감광막 패턴(50a) 및 제2 감광막 패턴(50b) 및 제3 감광막 패턴(50c)을 형성한다. 제1 감광막 패턴(50a)의 두께는 제2 및 제3 감광막 패턴(50b, 50c)의 두께보다 두껍다. 제2 감광막 패턴(50b)는 제3 감광막 패턴(50c)과 동일한 두께를 가질 수 있다. 제1 감광막 패턴(50a)은 구동 박막 트랜지스터(Qd)의 반도체(154d)가 형성될 위치에 형성되고, 제2 감광막 패턴(50b)는 스위칭 박막 트랜지스터(Qs)의 반도체(154d)가 형성될 위치에 형성되며, 제3 감광막 패턴(50c)은 유지 축전기(Cst)의 제1 축전기 전극(154c)이 형성될 위치에 형성된다.
도 6을 참조하면, 제1, 제2 및 제3 감광막 패턴(50a, 50b, 50c)을 식각 마스크로 하여, 산화층(130)과 다결정 실리콘층(150)을 순서대로 식각하여, 구동 박막 트랜지스터(Qd)의 반도체(154d)가 형성될 구동 반도체(151d), 스위칭 박막 트랜지스터(Qs)의 반도체(154s)가 형성될 스위칭 반도체(151s) 및 유지 축전기(Qst)의 제1 축전기 전극(154c)이 형성될 축전기 반도체(151c)를 형성한다. 각각의 반도체(151d, 151s, 151c) 위에는 이와 동일하게 패터닝된 산화막(131, 130a, 130b)이 형성되어 있다. 식각에는 건식 식각(dry etching)이나 습식 식각(wet etching)이 사용될 수 있다. 다만, 저온 폴리 실리콘의 경우 패턴 정밀도가 높기 때문에 건식 식각이 사용되는 경우가 많다.
도 7을 참조하면, 애싱(ashing) 등에 의해 제2 및 제3 감광막 패턴(50b, 50c)을 제거하고 제1 감광막 패턴(50a)의 높이를 낮춰 제4 감광막 패턴(50a')을 형성한다. 그 후, 제4 감광막 패턴(50a')을 식각 마스크로 하여 식각함으로써 스위칭 반도체(151s) 위에 형성된 산화막(130a)과 축전기 반도체(151c) 위에 형성된 산화막(130b)을 제거한다. 이에 의해 구동 반도체(151d) 위에만 산화막(131)이 형성된 상태가 되고, 그 결과 구동 박막 트랜지스터(Qd)와 스위칭 박막 트랜지스터(Qs)의 특성이 달라질 수 있다. 식각에는 건식 식각이나 습식 식각이 모두 가능하다. 예컨대 BOE(buffered oxide etchant)를 사용한 식각 공정이 수행될 수 있다.
도 8을 참조하면, 애싱 등에 의해 제4 감광막 패턴(50a')을 제거한 후 게이트 절연층(140)을 형성한다. 게이트 절연층(140)은 SiOx, SiNx, SiONx, Al2O3, TiO, Ta2O5, HfO2, ZrO2, BST, PZT 등과 같은 무기 절연 물질로 PECVD법, LPCVD법, APCVD법, ECR-CVD법 같은 증착 방법에 의해 형성될 수 있다. 게이트 절연층(140)은 단층 또는 다층으로 형성될 수 있고, 예컨대, 게이트 절연층(140)은 SiNx, SiOx 및/또는 SiONx로 이루어진 층을 포함할 수 있다.
게이트 절연층(140)을 형성하기 전에, 스위칭 반도체(151s) 위에 형성된 산화막(130a)과 축전기 반도체(151c) 위에 형성된 산화막(130b)은 제거되고 구동 반도체(151d) 위에 산화막(131)이 형성된 상태에서, 플라즈마 처리가 수행될 수 있다. 플라즈마 처리는 H2, O2, N2O, N2, 또는 이중 적어도 하나가 포함된 혼합 가스를 사용할 수 있다. 플라즈마 처리에 따른 반도체층의 영향에 있어서, 스위칭 반도체(151s)는 직접적으로 영향을 받지만 구동 반도체(151d)은 산화막(131)에 의해 덮여 있으므로 영향을 덜 받게 된다. 이에 의해, 구동 박막 트랜지스터(Qd)와 스위칭 박막 트랜지스터(Qs)의 특성이 달라질 수 있다.
도 9를 참조하면, 게이트 절연층(140) 위에 구동 박막 트랜지스터(Qd)의 게이트 전극(124d), 스위칭 박막 트랜지스터(Qs)의 게이트 전극(124s), 그리고 유지 축전기(Cst)의 제2 축전기 전극(129)을 형성한다. 게이트 전극(124d, 124s)은 반도체(154d, 154s)의 채널 영역(1541d, 1541s)에 중첩하도록 형성되고, 유지 축전기(Cst)의 제2 축전기 전극(129)은 제1 축전기 전극(154c)에 중첩하도록 형성될 수 있다. 또한, 불순물 도핑을 통해 구동 및 스위칭 박막 트랜지스터(Qd, Qs)의 반도체(154d, 154s)의 소스 영역(1543d, 1543s)과 드레인 영역(1545d, 1545s), 그리고 유지 축전기(Cst)의 제1 축전기 전극(154c)을 형성한다. 실시예에 따라서, 유지 축전기(Cst)의 제1 축전기 전극(154c)이 되는 축전기 반도체(151c)는 제2 축전기 전극(129)의 형성 전에 도핑될 수도 있다. 불순물은 보론(B) 이온 같은 p형 불순물 또는 인(P) 이온 같은 n형 불순물일 수 있다. 불순물 도핑 후에는 활성화 처리가 수행될 수도 있다.
게이트 전극(124d, 124s)은 Al, Cu, Mo, W, Cr, 또는 이의 합금 등의 도전성 금속막으로 형성될 수 있는데, 반드시 이에 한정되지 않으며, 금속 물질 외에도 도전성 폴리머를 포함한 다양한 도전성 물질이 사용될 수 있다. 또한, 게이트 전극(124d, 124s)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO 같은 투명 도전성 물질로도 형성될 수 있다. 게이트 전극(124d, 124s)은 다중막 구조, 예컨대 이중막 구조를 가질 수 있으며 이 경우 하부막은 투명 도전성 물질로 이루어지고 상부막은 금속으로 이루어질 수 있다.
유지 축전기의 제2 축전기 전극(129)은 ITO, IZO, ZnO 같은 투명 도전성 물질로 형성되거나, 금속 또는 도전성 폴리머로 형성될 수도 있다.
게이트 전극(124d, 124s)이 투명 도전성 물질막과 금속막의 이중막이고 제2 축전기 전극(129)이 투명 도전성 물질로 이루어진 경우, 이들은 투명 도전성 물질을 적층하고 스퍼터링 방법 등의 증착 방법을 금속막을 형성한 후 하프톤 마스크를 사용한 포토리소그래피 공정과 식각 공정으로 패터닝 함으로써 형성될 수 있다. 이 경우, 구동 및 스위칭 박막 트랜지스터(Qd, Qs)의 반도체(154d, 154s)의 소스 영역(1543d, 1543s)과 드레인 영역(1545d, 1545s), 그리고 유지 축전기(Cst)의 제1 축전기 전극(154c)을 형성하기 위한 불순물 도핑은 패터닝에 의해 게이트 전극(124d, 124s)과 제2 축전 전극(129)을 형성한 후에 수행될 수 있다.
도 10을 참조하면, 층간 절연층(160)을 형성하고, 구동 및 스위칭 박막 트랜지스터(Qd, Qs)의 소스 전극(173d, 173s)과 드레인 전극(175d, 175s)의 연결을 위한 접촉 구멍(163d, 165d, 163s, 165s)을 포토리소그래피 및 식각 공정에 의해 형성한다.
층간 절연층(160)은 SiOx, SiNx, SiONx, Al2O3, TiO, Ta2O5, HfO2, ZrO2, BST, PZT에서 선택된 물질로 형성된 무기 절연층일 수 있다. 층간 절연층(160)은 충분한 두께로 형성되어 게이트 전극(124d, 124s)과 소스 전극(173d, 173s) 및 드레인 전극(175d, 175s) 사이의 절연층 역할을 수행한다. 한편, 층간 절연층(160)은 무기 절연층뿐만 아니라, 유기 절연층일 수 있으며, 유기 절연층과 무기 절연층이 적층된 구조일 수도 있다.
접촉 구멍(163d, 165d, 163s, 165s) 의 형성 후, 스퍼터링 등의 증착 방법으로 금속막을 증착하고, 금속막을 포토리소그래피 및 식각 공정에 의해 패터팅하여 소스 전극(173d, 173s)과 드레인 전극(175d, 175s)을 형성할 수 있다. 소스 전극(173d, 173s) 및 드레인 전극(175d, 175s)은 예컨대 Ti/Al/Ti층과 같은 다층 구조로 형성될 수 있다.
위와 같은 실시예에 따라서 박막 트랜지스터 표시판을 제조할 경우, 마스크의 추가 없이 구동 박막 트랜지스터(Qd)의 반도체(154d) 위에만 산화막(131)을 형성할 수 있다.
도 11 내지 도 14는 도 2에 도시된 박막 트랜지스터 표시판을 제조하는 공정의 다른 일 실시예를 보여주는 단면도이다.
전술한 실시예와 달리, 이 실시예에서는 구동 박막 트랜지스터(Qd)의 반도체(154d) 위에만 산화막(131)을 형성하기 위해 마스크가 하나 추가된다. 이하, 차이점을 위주로 설명하고 앞서 설명한 구성이나 특징에 대해서는 설명을 생략하거나 간략히 할 것이다.
도 11을 참조하면, 기판(110) 위에 차단층(120)을 형성하고, 그 위에 비정질 실리콘의 결정화를 통해 다결정 실리콘층(150)을 형성한다.
도 12를 참조하면, 다결정 실리콘층(150) 위에 감광막을 적층한 후 포토리소피 공정을 통해 제1 감광막 패턴(50)을 형성한다. 제1 감광막 패턴(50)을 식막 마스크로 하여 다결정 실리콘층(150)을 식각하여, 구동 박막 트랜지스터(Qd)의 반도체(154d)가 형성될 구동 반도체(151d), 스위칭 박막 트랜지스터(Qs)의 반도체(154s)가 형성될 스위칭 반도체(151s) 및 유지 축전기(Qst)의 제1 축전기 전극(154c)이 형성될 축전기 반도체(151c)를 형성한다.
도 13을 참조하면, 애싱 등에 의해 감광막 패턴(50)을 제거하고, 반도체(151d, 151s, 151c) 위에 산화층(130)을 형성한다.
도 14를 참조하면, 구동 박막 트랜지스터(Qd)의 반도체(151d)과 중첩하는 산화막(131)이 형성될 위치에 제2 감광막 패턴(50')을 형성하고, 식각 공정을 통해 스위칭 반도체(151s)과 축전기 반도체(151c) 위에 형성된 산화층(130)을 제거한다. 이 과정을 통해 구동 박막 트랜지스터(Qd)의 반도체(154d) 위에만 산화막(131)이 형성될 수 있다. 이후의 공정은 도 8 내지 도 10과 관련하여 전술한 바와 같이 진행될 수 있고, 게이트 절연층(140)의 형성 전에 플라즈마 처리가 수행될 수 있다.
도 15는 산화막의 두께에 따른 S-factor의 변화를 보여주는 그래프이다.
박막 트랜지스터의 반도체와 게이트 절연층 사이에 산화막을 두께를 다르게 형성하면서 박막 트랜지스터의 S-factor를 계산하였다. 도시된 바와 같이, 산화막의 두께가 증가함에 따라 S-factor가 증가하는 것을 알 수 있다. 본 발명의 실시예에서 이러한 산화막은 구동 박막 트랜지스터(Qd)에만 형성되므로, 스위칭 박막 트랜지스터(Qs)의 S-factor는 유지시키면서 구동 박막 트랜지스터(Qd)의 S-factor를 증가시킬 수 있다. 따라서 표시 장치의 동작 속도를 유지하면서 휘도 변화를 줄일 수 있다.
도 16은 산화막의 유무에 따른 박막 트랜지스터의 특성을 비교하여 보여주는 그래프이다.
전술한 실시예와 같이 구동 박막 트랜지스터(Qd)에는 산화막이 형성되고 스위칭 박막 트랜지스터(Qs)에는 산화막을 형성되지 않은 박막 트랜지스터 표시판을 제조한 후 각각의 박막 트랜지스터의 전류-전압 특성을 측정하였다. 도시된 바와 같이, 스위칭 박막 트랜지스터(Qs)의 S-factor는 상대적으로 크지만 구동 박막 트랜지스터(Qd)의 S-factor는 상대적으로 크다. 따라서 하나의 박막 트랜지스터 표시판 내에 S-factor가 서로 다른 두 종류의 박막 트랜지스터를 제작할 수 있다.
도 17은 플라즈마 처리 유무에 따른 박막 트랜지스터의 특성을 비교하여 보여주는 그래프이다.
박막 트랜지스터의 반도체층에 플라즈마 처리를 하면, 도시된 바와 같이 온 전류(on-current)가 증가하고 따라서 S-factor가 감소한다. 본 발명의 실시예에 의할 경우, 구동 박막 트랜지스터(Qd)의 반도체층 위에는 산화막이 형성되어 있지만 스위칭 박막 트랜지스터(Qs)는 반도체층 위에는 산화막이 형성되어 있지 않으므로, 플라즈마 처리 시 스위칭 박막 트랜지스터(Qs)의 반도체층은 플라즈마에 그대로 노출되지만 구동 박막 트랜지스터(Qd)의 반도체층은 산화막에 의해 노출되지 않는다. 따라서 박막 트랜지스터 표시판을 제작하면서 스위칭 박막 트랜지스터(Qs)의 S-factor를 선택적으로 줄일 수 있게 된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 통상의 기술자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
110: 기판 120: 차단막
124d, 124s: 게이트 전극 131: 산화막
140: 게이트 절연층 1541d, 1541s: 채널 영역
1543d, 1543s: 소스 영역 1545d, 1545s: 드레인 영역
154d, 154s: 반도체 160: 층간 절연층
173d, 173s: 소스 전극 175d, 175s: 드레인 전극
Cst: 유지 축전기 Qd: 구동 박막 트랜지스터
Qs: 스위칭 박막 트랜지스터
124d, 124s: 게이트 전극 131: 산화막
140: 게이트 절연층 1541d, 1541s: 채널 영역
1543d, 1543s: 소스 영역 1545d, 1545s: 드레인 영역
154d, 154s: 반도체 160: 층간 절연층
173d, 173s: 소스 전극 175d, 175s: 드레인 전극
Cst: 유지 축전기 Qd: 구동 박막 트랜지스터
Qs: 스위칭 박막 트랜지스터
Claims (20)
- 기판; 및
상기 기판 위에 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함하는 복수의 화소를 포함하고,
상기 구동 박막 트랜지스터는
소스 영역 및 드레인 영역을 포함하는 반도체;
상기 반도체와 중첩하는 게이트 전극;
상기 반도체와 상기 게이트 전극 사이에 위치하는 게이트 절연층;
상기 반도체와 상기 게이트 절연층 사이에 위치하는 산화막; 및
소스 전극 및 드레인 전극을 포함하고,
상기 스위칭 박막 트랜지스터는
소스 영역 및 드레인 영역을 포함하는 반도체;
상기 반도체와 중첩하는 게이트 전극;
상기 반도체와 상기 게이트 전극 사이에 위치하며, 상기 반도체의 상부와 접하는 게이트 절연층; 및
소스 전극 및 드레인 전극을 포함하며,
상기 구동 박막 트랜지스터는 상기 스위칭 박막 트랜지스터보다 S-factor가 큰 박막 트랜지스터 표시판. - 제1항에서,
상기 산화막은 50 Å 내지 400 Å의 두께를 가지는 박막 트랜지스터 표시판. - 제1항에서,
상기 산화막은 다중막이고, 질화막, 질화산화막, 또는 질화막과 질화산화막을 포함하는 박막 트랜지스터 표시판. - 제1항에서,
상기 스위칭 박막 트랜지스터의 상기 반도체는 플라즈마 처리된 박막 트랜지스터 표시판. - 삭제
- 제1항에서,
상기 화소는 상기 게이트 절연층을 사이에 두고 중첩하는 제1 전극 및 제2 전극을 포함하는 유지 커패시터를 더 포함하는 박막 트랜지스터 표시판. - 기판 위에 비정질 실리콘층을 형성하는 단계;
상기 비정질 실리콘층을 결정화하여 다결정 실리콘층을 형성하는 단계;
상기 다결정 실리콘층 위에 산화층을 형성하는 단계;
상기 다결정 실리콘층과 상기 산화층을 함께 패터닝하여, 제1 박막 트랜지스터의 제1 반도체 및 상기 제1 반도체 위의 산화막, 그리고 제2 박막 트랜지스터의 제2 반도체 및 상기 제2 반도체 위의 산화막을 동시에 형성하는 단계;
상기 제2 반도체 위의 산화막을 제거하는 단계;
상기 제1 반도체 위의 산화막 및 상기 제2 반도체 위에 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 위에 상기 제1 반도체와 중첩하는 상기 제1 박막 트랜지스터의 게이트 전극 및 제2 반도체와 중첩하는 상기 제2 박막 트랜지스터의 게이트 전극을 형성하는 단계;
를 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 산화층은 50 Å 내지 400 Å의 두께로 형성되는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 산화층을 형성하는 단계는 SiOx를 증착하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 다결정 실리콘층을 형성하는 단계는 열 결정화 방법에 의해 수행되고, 상기 산화층은 결정화 시 산소 분위기를 조절하여 생성되는 열 산화막을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 제1 및 제2 반도체를 형성하는 단계와 상기 산화막을 제거하는 단계는 하나의 마스크를 사용하는 포토리소그래피 공정 및 식각 공정에 의해 수행되는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 게이트 절연층을 형성하는 단계 전에, 플라즈마 처리 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제12항에서,
상기 플라즈마 처리 단계는 H2, O2, N2O, N2, 또는 이중 적어도 하나를 포함하는 혼합 가스를 사용하여 수행되는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 제1 반도체 및 제2 반도체를 형성하는 단계는 유지 축전기의 제1 전극용 반도체를 형성하는 것을 포함하고, 상기 게이트 전극을 형성하는 단계는 상기 게이트 절연층을 사이에 두고 상기 제1 전극용 반도체와 중첩하는 상기 유지 축전기의 제2 전극을 형성하는 것을 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제14항에서,
상기 제1 반도체, 제2 반도체 및 제1 전극용 반도체를 불순물 도핑하여, 상기 제1 박막 트랜지스터의 소스 및 드레인 영역, 상기 제2 박막 트랜지스터의 소스 및 드레인 영역 및 유지 축전기의 제1 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법. - 제7항에서,
상기 산화층을 형성하는 단계 후에 상기 다결정 실리콘층을 형성하는 단계가 수행되는 박막 트랜지스터 표시판의 제조 방법. - 삭제
- 삭제
- 삭제
- 삭제
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