KR19990015857A - 박막트랜지스터 제조방법 - Google Patents

박막트랜지스터 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로, 엘디디 영역 혹은, 오프셋 영역을 용이하게 형성하기 위하여, 카운터 도핑되는 부분의 저항 변화율이 완만하다는 것을 이용한 것으로, 노출된 활성층에 제1도전형 불순물을 도핑하여 제1크기의 저항을 가지는 제1불순물 영역을 형성한 후, 제1불순물 영역의 일부에 제2도전형 불순물을 카운터 도핑하여 상기 제1크기보다 큰 제2크기의 저항을 가지는 제2불순물 영역을 형성하는 공정을 포함하며, 불순물 영역의 저항값을 조절하는 것이 용이하다.

Description

박막트랜지스터 제조방법
본 발명은 박막트랜지스터 제조방법에 관한 것으로, 특히 카운터 도핑(counter-doping)을 이용하여 엘디디(LDD) 영역 혹은, 오프셋(offset) 영역을 용이하게 형성할 수 있도록 한 박막트랜지스터 제조방법에 관한 것이다.
다결정실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 온(on)상태에서는 전류구동률이 높지만, 오프(off)상태에서는 누설전류가 크다. 따라서 화소부의 스위칭소자를 다결정실리콘 박막트랜지스터를 형성하면, 오프 상태에서의 큰 누설전류로 인하여 화소전극에 저장된 신호의 값이 변화하게 되어 액정표시장치의 화면표시성능이 저하된다. 그래서, 다결정실리콘 박막트랜지스터의 경우에는 이와 같은 문제점을 해결하기 위하여 화소부의 스위칭소자를 엘디디(LDD) 또는 오프셋(offset) 구조로 하는 기술이 제안된 바 있다.
도 1A부터 도 1C는 종래의 기술에 의한 엘디디 구조의 박막트랜지스터 제조방법을 설명하기 위한 도면이다.
도 1A를 참조하면, 절연기판(10)에 완충막(11)과 활성층(12)을 순차적으로 형성한 후, 활성층(12)상에 게이트절연막(13)을 개재한 게이트전극(14)을 형성한다. 활성층(12)은 다결정실리콘을 이용하여 형성하는데, 완충막(11)상에 비정질 실리콘층을 형성하고, 탈수소화 및 레이저 공정을 진행하여 비정질 실리콘을 결정화시킨 후, 이 결정화된 실리콘층에 사진식각공정을 실시하여 형성할 수 있다. 이때, 완충막(11)은 비정질 실리콘층이 결정화되는 과정에서 절연기판의 불순물이 실리콘 층에 침투하는 것을 방지하기 위한 것으로, 산화실리콘과 같은 절연물질을 이용하여 형성된다. 게이트절연막(13)과 게이트전극(14)은 통상의 증착 및 식각 기술에 의하여 형성한다.
도 1B를 참조하면, 게이트전극(14)과 그 주변의 활성층(12) 부분을 블로킹하는 감광막 패턴(PR)을 형성한다. 이후, 전면에 n형 이온을 고농도로 사용하는 이온 도핑 공정을 실시하여 활성층(12)의 노출된 부분에 소오스영역(12S)과 드레인영역(12D)을 형성한다.
도 1C를 참조하면, 감광막 패턴(PR)을 제거한 후, 전면에 n형 이온을 저농도로 사용하는 이온도핑공정을 실시하여 도핑되지 않은 활성층(12)부분에 엘디디 영역(12L)을 형성한다. 이때 소오스영역(12S)과 드레인영역(12D)은 이미 고농도의 n형 이온영역(n+)인 상태이기 때문에, n형의 이온을 저농도로 도핑하는 이 단계에서는 이온농도의 변화가 거의 없다.
그런데, 상술한 바와 같은 종래의 기술에서는 엘디디 영역을 형성하는 공정에 정밀한 작업이 필요하다. 이는 이 영역을 소정의 저항값을 가지도록 형성해야 하기 위함인데, 도 2를 참조하여 이를 설명하면 다음과 같다.
도 2는 다결정 실리콘과 단결정 실리콘에서의 도핑된 이온 농도에 따른 저항크기 변화를 나타낸 것이다.
도핑되는 이온 농도가 증가함에 따라 단결정 실리콘에서는 완만하게 저항값이 감소되는 반면에, 다결정실리콘에서는 급격한 경사로 저항값이 감소한다. 즉, 다결정실리콘에서는 도핑되는 이온 농도에 비하여 그에 대한 저항값의 변화가 심하기 때문에, 불순물의 농도 변화를 작게 주어도 저항값의 변화를 크게 할 수 있다. 따라서 다결정실리콘에서 소정의 저항값을 가지는 불순물 영역을 형성하기 위해서는 불순물 도핑 공정을 정밀하게 진행해야 하는 어려움이 있다. 박막트랜지스터의 엘디디 영역을 보통 수 십 KΩ/□∼수 KΩ/□(0.001Ω·cm∼수 KΩ·cm)정도이며 특히, 수 백 kΩ/□(0.01kΩ·cm∼1Ω·cm)정도의 저항값을 가지도록 형성해야 하기 때문에 상술한 종래의 기술과 같이, 단일의 이온을 사용하는 이온도핑공정을 진행하여 소정의 저항값을 가지는 엘디디 영역을 형성하기 위해서는 상당한 주의와 정밀함이 필요하다.
본 발명은 다결정 실리콘을 사용하여 박막트랜지스터를 형성할 경우, 카운터 도핑을 이용하여 이온 영역, 특히, 엘디디 영역이나 오프셋 영역의 저항값을 용이하게 조절할 수 있는 박막트랜지스터 제조방법을 제공하려 하는 것이다.
본 발명은 기판에 활성층을 형성하는 공정과, 상기 활성층 상에 게이트절연막을 개재한 게이트전극을 형성하는 공정과, 상기 노출된 활성층에 제1도전형 불순물을 도핑하여 제1크기의 저항을 가지는 제1불순물 영역을 형성하는 공정과, 상기 제1불순물 영역의 일부에 제2도전형 불순물을 카운터 도핑하여 상기 제1크기보다 큰 제2크기의 저항을 가지는 제2불순물 영역을 형성하는 공정을 포함한다.
이때, 제1불순물 영역은 통상적인 경우, 소오스 영역과 드레인영역으로 사용할 수 있고, 제2불순물 영역은 저항의 크기를 적절하게 조절하여 엘디디 영역 혹은, 오프셋 영역으로 사용할 수 있다.
또한, 본 발명은 기판에 활성층을 형성하는 공정과, 상기 활성층 상에 게이트절연막을 개재한 게이트전극을 형성하는 공정과, 상기 노출된 활성층에 제1도전형 불순물을 고농도로 도핑하는 공정과, 상기 제1도전형의 불순물로 도핑된 활성층이 제1크기의 저항을 가지도록 제2도전형의 불순물을 카운터 도핑하여 제1불순물 영역을 형성하는 공정과, 상기 제1불순물 영역의 일부에 상기 제1도전형의 불순물을 카운터 도핑하여 상기 제1크기보다 작은 제2크기의 저항을 가지는 제2불순물 영역을 형성하는 공정을 포함한다.
이때, 제2불순물 영역은 통상적인 경우, 소오스영역과 드레인영역으로 사용할 수 있고, 제1불순물 영역은 저항 크기를 적절하게 조절하여 엘디디 영역 혹은, 오프셋 영역으로 사용할 수 있다.
도 1A부터 도 1C는 종래의 기술에 의한 엘디디 구조의 박막트랜지스터의 제조공정도.
도 2는 다결정 실리콘과 단결정 실리콘에서 이온 농도에 따른 저항값의 변화를 나타낸 도면.
도 3A부터 도 3D는 본 발명에 따른 엘디디 구조 박막트랜지스터의 제조공정의 제1실시예를 설명하기 위한 도면.
도 4A부터 도 4D는 본 발명에 따른 엘디디 구조 박막트랜지스터의 제조공정의 제2실시예를 설명하기 위한 도면.
도 5A부터 도 5F는 본 발명에 따라 제조된 엘디디 구조 박막트랜지스터의 종류를 설명하기 위한 도면.
일반적으로 n형 이온을 고농도로 도핑하여 형성한 이온 영역(이하[A]영역이라한다)은 주캐리어(main carrier)가 n형 이온에서 유발된 n형 캐리어(전자)이다. 그런데 [A] 영역에 p형 이온을 고농도로하여 계속 카운터 도핑하게 되면, 주캐리어인 n형 캐리어의 수가 점차 감소되고, 임의의 지점에서는 주캐리어가 p형 이온에서 유발된 p형 캐리어(정공)가 된다. 그리고 이후로 p형 이온을 사용하는 카운터 도핑공정을 계속 진행함에 따라 주캐리어인 p형 캐리어의 수가 점차로 증가한다. 이는 n형 캐리어와 p형 캐리어가 결합하여 캐리어 성질이 소멸되는데 기인한다. 이때, [A] 영역에서의 저항값의 변화를 살펴보면, 카운터 도핑에 따라 캐리어(이 경우, 주캐리어는 n형 캐리어이다)의 수가 감소함에 따라 저항값은 점차 증가하다가, 임의의 지점이후에는 캐리어(이 경우, 주캐리어는 p형 캐리어이다)의 수가 다시 증가하여 저항값은 점차로 감소하는 경향을 보여준다.
그런데, 상술한 바와 같은 카운터 도핑에 의한 경우에, 반대 도전형의 이온이 다량의 농도로 도핑됨에도 불구하고 저항의 변화율은 완만하다. 이와 같이, 이온을 고농도로 도핑하여도 저항의 크기가 크게 변화하지 않은 것은 캐리어의 스캐터링(scattering)에 의한 모빌리티(mobility)감소에 기인한다. 다결정실리콘에 다량의 이온을 도핑한 경우, 이로 인해 다량의 캐리어들이 발생되지만, 이들 캐리어는 다결정 실리콘에 도핑되어 위치를 잡은 다량의 이온 입자들에 산란되어 그 모빌리티가 감소된다. 이와 같은 캐리어의 모빌리티 감소는 이온 도핑에 의한 저항이 감소되는 비율을 낮출 수 있기 때문에 이온영역의 저항값의 변화를 완만하게 조절해 줄 수 있는 것이다. 따라서 카운터 도핑에 의한 경우가 소정의 저항값을 가지는 이온 영역을 용이하게 형성할 수 있다.
도 3A부터 도 3D는 본 발명의 제1실시예를 설명한 것으로, 엘디디 구조 박막 트랜지스터의 제조공정도를 나타낸 것이다.
도 3A를 참조하면, 절연기판(40)에 완충막(41)과 활성층(42)을 순차적으로 형성한 후, 활성층(42)상에 게이트절연막(43)을 개재한 게이트전극(44)을 형성한다. 활성층(42)은 완충막(41)상에 비정질 실리콘층을 형성하고, 탈수소화 및 레이저 공정을 진행하여 비정질 실리콘을 결정화시킨 후, 이 결정화된 실리콘층에 사진식각공정을 실시하여 형성할 수 있다. 이때, 완충막(41)은 비정질 실리콘층이 결정화되는 과정에서 절연기판의 불순물이 실리콘층에 침투되는 것을 방지하기 위하여 형성하는데, 산화실리콘과 같은 산화절연물질을 이용하여 형성할 수 있다. 게이트절연막(43)과 게이트전극(44)은 통상의 증착 및 식각 기술에 의하여 형성한다.
도 3B를 참조하면, 전면에 n형 이온을 고농도로 도핑하는 이온도핑공정을 실시하여 노출된 활성층(42)에 제1크기의 저항을 가지는 고농도의 n형 이온영역(42H)을 형성한다. 이때, 고농도의 n형 이온영역(42H)의 농도가 통상의 고농도 이온영역의 범위인 1019∼1021/cm3정도가 되도록 n형 이온을 도핑한다.
도 3C를 참조하면, 전면에 감광막을 형성한 후, 사진식각공정을 실시하여 엘디디 영역(42L)으로 정의된 부분만을 노출시키는 감광막패턴(PR)을 형성한다. 이어서, 전면에 P형 이온을 고농도로 사용하는 이온도핑 즉, 카운터 도핑을 실시하여 고농도 n형 이온영역(42H) 중 감광막 패턴(PR)에 의하여 선택적으로 노출된 부분, 즉, 엘디디영역(42L)이 될 부분을 제2크기의 저항을 가지는 저농도 n형 이온영역으로 전환한다. 즉, 엘디디 영역이 제2크기의 저항을 가지도록 고농도 n형 이온 영역에 p형 이온을 적정농도로하여 카운터 도핑한다. 이때, 엘디디 영역에서의 저항(제2크기의 저항)은 상기 고농도의 이온 영역에서의 저항(제1크기의 저항)보다 크게 되도록 한다.
이 과정에서 엘디디 영역은 카운터 도핑에 의하여 용이하게 형성될 수 있다. 상술한 바와 같이, n형 이온영역에서 카운터 도핑에 참여하는 p형 이온에서 유발되는 캐리어는 p형 이온 입자들에 산란되어 그 모빌리티가 감소된다. 이와 같은 캐리어의 모빌리티 감소는 이온 도핑에 의하여 저항이 감소되는 비율을 낮출 수 있기 때문에 이온영역의 저항값의 변화를 완만하게 조절해줄 수 있는 것이다.
미설명 도면 부호 42S와 42D는 고농도 n형 이온 영역중에서 p형 이온으로 카운터 도핑되지 않은 부분인 소오스영역과 드레인영역을 나타낸다. 상술한 설명에서 알 수 있듯이 소오스영역과 드레인영역은 제1크기의 저항을 가진다.
도 3D를 참조하면, 감광막 패턴을 제거하면, 엘디디 구조의 박막트랜지스터의 단면구조가 보인다. 이 구조는 통상적인 엘디디 구조의 박막트랜지스터와 같다.
도 4A부터 도 4D는 본 발명의 제2실시예를 설명한 것으로, 엘디디 구조 박막트랜지스터의 제조공정도를 나타낸 것이다.
도 4A를 참조하면, 절연기판(40)에 완충막(41)과 활성층(42)을 순차적으로 형성한 후, 활성층(42)상에 게이트절연막(43)을 개재한 게이트전극(44)을 형성한다. 활성층(42)은 완충막(41)상에 비정질 실리콘층을 형성하고, 탈수소화 및 레이저 공정을 진행하여 비정질 실리콘을 결정화시킨 후, 이 결정화된 실리콘층에 사진식각 공정을 실시하여 형성할 수 있다. 이때, 완충막(41)은 비정질 실리콘층이 결정화되는 과정에서 절연기판의 불순물이 실리콘층에 침투되는 것을 방지하기 위하여 형성하는데, 산화실리콘과 같은 산화절연물질을 이용하여 형성할 수 있다. 게이트절연막(43)과 게이트전극(44)은 통상의 증착 및 식각 기술에 의하여 형성한다.
도 4B를 참조하면, 전면에 n형 이온을 고농도로 도핑하는 이온도핑공정을 실시하여 노출된 활성층(42)을 고농도로 도핑한다. 이때, n형 이온을 통상의 고농도 이온영역의 범위인 1019∼1021/cm3정도로 하여 도핑할 수 있다. 미설명 도면 부호(42H)는 n형 이온이 고농도로 도핑된 활성층 부분을 나타낸다.
도 4C를 참조하면, 전면에 p형 이온을 고농도로 사용하는 이온도핑 즉, 카운터 도핑을 실시하여 n형 이온이 고농도로 도핑된 활성층 부분(42H)을 저농도 이온영역 즉, 엘디디 영역(42L)으로 전환한다. 이때, 상술한 바와 같이, p형 이온의 농도는 엘디디 영역이 소정의 저항 값을 가질 수 있기 위한 값으로 결정되는데, 제조조건에 따라 그 농도를 달리할 수 있다(이때, 엘디디 영역이 가지는 저항의 크기를 제1저항 크기라 함).
상술한 바와 같이, 카운터 도핑에 참여하는 p형 이온에서 유발되는 캐리어는 p형 이온 입자들에 산란되어 그 모빌리티가 감소된다. 이와 같은 캐리어의 모빌리티 감소는 이온 도핑에 의한 저항이 감소되는 비율을 낮출 수 있기 때문에 이온영역의 저항값의 변화를 완만하게 조절해줄 수 있는 것이다. 따라서 본 발명에서는 카운터 도핑에 의해 엘디디 영역을 용이하게 형성할 수 있다는 장점을 가지고 있다.
도 4D를 참조하면, 전면에 감광막을 형성한 후, 사진식각공정을 실시하여 엘디디 영역(42L)으로 정의된 부분과 게이트 전극(44)을 덮는 감광막패턴(PR)을 형성한다. 이어서, 전면에 n형 이온을 고농도로 사용하는 이온도핑공정을 실시하여 저농도 n형 이온영역 중 감광막 패턴(PR)에 의하여 선택적으로 노출된 부분에 고농도 n형 이온영역인 소오스영역(42S)과 드레인영역(42D)을 형성한다. 소오스영역(42S)과 드레인영역(42D)의 저항은 제1저항크기보다 작은 제2저항크기를 가지고 있다.
이후, 감광막 패턴을 제거하면, 제1실시예에서 보인 단면을 보여주는 박막트랜지스터가 제조된다.
상술한 본 발명의 제1 및 제2실시예에서는 고농도의 n형 이온영역을 먼저 형성하고, p형 이온을 고농도로 하여 카운터 도핑하여 저농도의 n형 이온 영역을 형성하는 공정을 보여준다. 그런데, 카운터 도핑하는 이온의 농도에 따라 혹은, 먼저 이온 도핑되는 이온의 종류에 따라 다양한 종류의 엘디디 구조의 박막트랜지스터를 제조할 수 있다. 도 5A부터 도 5F를 보면 다양한 실시형태를 보여준다. (이하의 도면에서, 박막트랜지스터의 구조는 도 3D와 도 4D에 보인 바와 동일하고, 또한, 소오스 및 드레인영역과 엘디디 영역만을 나타내는 것이 본 발명의 실시형태를 설명하는데 용이하므로, 도면부호는 생략한다.
도 5A를 참조하면, 상술한 실시예의 결과이므로 그 설명은 생략한다.
도 5B를 참조하면, 상술한 제1 및 제2실시예에서의 카운터 도핑공정인 p형 이온을 고농도로 도핑하는 과정에서, 초기에 활성층에 n형으로 도핑되어 생성된 n형 캐리어를 거의 상쇄시킬 수 있을 정도의 농도로 p형 이온을 도핑하면 도면에 보인 바와 같이, 오프셋 구조의 박막트랜지스터를 제조할 수 있다.
도 5C를 참조하면, 상술한 제1 및 제2실시예에서의 카운터 도핑공정인 p형 이온을 고농도로 도핑하는 과정에서, 초기에 활성층에 n형으로 도핑되어 유발된 n형 캐리어를 상쇄시키고, 오히려 p형 이온에서 유발된 P형 캐리어가 주캐리어가 되도록 하는 농도로 p형 이온을 도핑하면 도면에 보인 바와 같이, 저농도의 p형 이온 영역을 엘디디 영역으로 하는 박막트랜지스터를 제조할 수 있다.
도 5D를 참조하면, 상술한 제1 및 제2실시예에서의 제조공정과 같은 순서로 진행하고, 다만 n형 이온과 p형 이온을 바꾸어서 도핑하면, 도면에 보인 바와 같이, 고농도 p형 이온 영역을 소오스영역과 드레인영역으로 하고, 저농도 p형 이온 영역을 엘디디 영역으로 하는 박막트랜지스터를 제조할 수 있다.
도 5E를 참조하면, 상술한 제1 및 제2실시예에서의 제조공정과 같은 순서로 진행하고, 다만 n형 이온과 p형 이온을 바꾸어서 도핑하되, 카운터 도핑공정에서, p형 캐리어를 거의 상쇄시킬 수 있을 정도의 농도로 n형 이온을 도핑하면 도면에 보인 바와 같이, 오프셋 구조의 박막트랜지스터를 제조할 수 있다.
도 5F를 참조하면, 상술한 제1 및 제2실시예에서의 제조공정과 같은 순서로 진행하고, 다만 n형 이온과 p형 이온을 바꾸어서 도핑하되, 카운터 도핑공정에서, p형 캐리어를 상쇄시키고, 오히려 n형 이온에서 유발된 n형 캐리어가 주캐리어가 되도록 하는 농도로 n형 이온을 도핑하면 도면에 보인 바와 같이, 저농도의 n형 이온 영역을 엘디디 영역으로 하는 박막트랜지스터를 제조할 수 있다.
상술한 바와 같이, 본 발명은 카운터 도핑되는 부분의 저항 변화율을 완만함을 이용하여 엘디디 영역이나 혹은 소정의 저항크기를 가지는 불순물 영역을 용이하게 형성할 수 있다. 이와 같이 카운터 도핑에 의한 경우에는 저항 조절에 있어서, 캐리어의 수에 의한 이온 영역 조절보다 저항 조절에 훨씬 더 탄력성이 있다.
본 발명은 박막트랜지스터의 이온 영역 형성시, 이온영역의 저항값을 조절하는 것이 용이하다. 특히, 저항 변화율이 완만하기 때문에 엘디디 영역 혹은 오프셋 영역을 용이하게 형성할 수 있다.

Claims (12)

  1. 기판에 활성층을 형성하는 공정과,
    상기 활성층 상에 게이트절연막을 개재한 게이트전극을 형성하는 공정과,
    상기 노출된 활성층에 제1도전형 불순물을 도핑하여 제1크기의 저항을 가지는 제1불순물 영역을 형성하는 공정과,
    상기 제1불순물 영역의 일부에 제2도전형 불순물을 카운터 도핑하여 상기 제1크기보다 큰 제2크기의 저항을 가지는 제2불순물 영역을 형성하는 공정을 포함하는 박막트랜지스터의 제조방법.
  2. 청구항 1에 있어서,
    상기 활성층은 다결정 실리콘으로 형성하는 것이 특징인 박막트랜지스터의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제2불순물 영역은 오프셋 영역인 것이 특징인 박막트랜지스터의 제조방법.
  4. 청구항 1에 있어서,
    상기 제1도전형 불순물은 1019∼1021/cm3정도의 농도크기로 도핑하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  5. 청구항 1에 있어서,
    상기 제1불순물 영역과 상기 제2불순물 영역은 같은 도전형을 가지는 것이 특징인 박막트랜지스터의 제조방법.
  6. 청구항 1에 있어서,
    상기 제1불순물 영역과 상기 제2불순물 영역은 반대 도전형을 가지는 것이 특징인 박막트랜지스터의 제조방법.
  7. 기판에 활성층을 형성하는 공정과,
    상기 활성층 상에 게이트절연막을 개재한 게이트전극을 형성하는 공정과,
    상기 노출된 활성층에 제1도전형 불순물을 고농도로 도핑하는 공정과,
    상기 제1도전형의 불순물로 도핑된 활성층이 제1크기의 저항을 가지도록 제2도전형의 불순물을 카운터 도핑하여 제1불순물 영역을 형성하는 공정과,
    상기 제1불순물 영역의 일부에 상기 제1도전형의 불순물을 카운터 도핑하여 상기 제1크기보다 작은 제2크기의 저항을 가지는 제2불순물 영역을 형성하는 공정을 포함하는 박막트랜지스터의 제조방법.
  8. 청구항 7에 있어서,
    상기 활성층은 다결정 실리콘으로 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  9. 청구항 7에 있어서,
    상기 제1불순물 영역은 오프셋 영역인 것이 특징인 박막트랜지스터의 제조방법.
  10. 청구항 7에 있어서,
    상기 제1도전형의 불순물 이온은 1019∼1021/cm3정도의 농도크기로 도핑하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 청구항 7에 있어서,
    상기 제1불순물 영역과 상기 제2불순물 영역은 같은 도전형을 가지는 것이 특징인 박막트랜지스터의 제조방법.
  12. 청구항 7에 있어서,
    상기 제1불순물 영역과 상기 제2불순물 영역은 반대 도전형을 가지는 것이 특징인 박막트랜지스터의 제조방법.
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* Cited by examiner, † Cited by third party
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KR100540130B1 (ko) * 1998-04-23 2006-03-16 엘지.필립스 엘시디 주식회사 박막트랜지스터 제조방법

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