KR20000032041A - 박막 트랜지스터 액정 표시 장치의 제조 방법 - Google Patents
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Abstract
투명한 절연 기판 위에 화소부의 N 형 TFT 영역 및 구동 회로부의 N 형 및 P 형 TFT 영역에 다결정 규소 패턴을 각각 형성하고, 그 위에 절연막을 증착한 다음, 식각 선택비가 큰 제1 및 제2 금속막을 연속해서 증착한다. 다음, 제2 및 제1 금속막을 식각하여 N 형 TFT 영역에는 하부막이 상부막에 비해 더 큰 폭으로 식각되어 있는 언더 컷 구조를 가지는 이중막 금속 패턴을 각각의 다결정 규소 패턴 상부의 절연막 위에 형성하고, P 형 TFT 영역에는 다결정 규소 패턴을 완전히 덮는 형태로 제1 및 제2 금속막을 남긴다. 이때, 이중막 금속 패턴의 상부막은 소스 및 드레인 영역을 형성하기 위한 이온 주입 마스크로 사용되며, P 형 TFT 상부에 남겨진 제1 및 제2 금속막은 소스 및 드레인 영역을 위한 n 형 이온 주입 시에 P 형 TFT의 다결정 규소 패턴에 n 형 이온이 주입되는 것을 막는 역할을 한다.
Description
본 발명은 박막 트랜지스터 액정 표시 장치의 제조 방법에 관한 것으로서, 특히 박막 트랜지스터의 반도체층에 LDD(lightly doped drain) 구조를 형성하는 방법에 관한 것이다.
박막 트랜지스터 액정 표시 장치는 박막 트랜지스터 등이 형성되어 있는 하부 기판 및 하부 기판과 마주하는 상부 기판, 그리고 두 기판 사이에 주입되어 있는 액정 물질로 이루어져 있는 표시 장치로서, 액정 물질에 인가되는 전계를 조절하여 표시를 구현한다.
박막 트랜지스터의 반도체층은 주로 비정질 또는 다결정 규소를 이용하여 형성한다.
비정질 규소의 경우, 낮은 온도에서 증착이 가능하고 오프(off) 전류 특성이 뛰어나기는 하지만, 이동도가 1 cm3/V·sec 미만이므로 화소 내의 스위칭(switching) 소자를 형성하는 데에만 주로 이용되며, 구동 회로는 별도의 아이시(integrated circuit:IC)를 구성하여 주변에 장착한다. 이처럼 모듈 공정이 증가함에 따라 공정 비용이 증가한다.
이에 비해, 다결정 규소는 전계 효과 이동도가 50cm3/V·sec 이상으로 비정질 규소보다 크기 때문에, 기판 내에 화소와 구동 회로를 동시에 형성할 수 있어서 모듈 공정에 대한 비용을 줄일 수 있다. 또한, 비정질 규소를 사용하는 경우보다 5배 이상 소비 전력을 낮출 수 있다.
반면, 다결정 규소 박막 트랜지스터가 닫히는 순간 전류가 과도하게 누설되는 등의 문제점이 있다.
이러한 오프(off) 전류를 제어하기 위한 방법으로 박막 트랜지스터의 소스 및 드레인 영역의 안쪽에 엷게 도핑된 LDD 영역이나 도핑되지 않은 오프 셋(offset) 영역을 두는 것이 일반적이다.
종래에는 LDD 영역 또는 오프 셋 영역을 형성하기 위하여 게이트 전극의 측면에 스페이서(spacer)를 형성하거나, 게이트 전극의 일정 폭을 감싸도록 감광막 패턴을 남겨 이를 LDD 영역을 형성하기 위한 마스크로 사용하였다. 그러나, 스페이서나 감광막 패턴을 형성하는 데 사용되고 있는 노광 장비나 식각 장비의 해상도나 균일도가 좋지 않아서, 선폭 관리가 어렵고 오정렬(misalign)이 발생하기 쉬워 재현성을 확보하기가 어렵다.
본 발명의 과제는 재현성있는 방법으로 LDD 영역을 형성하는 것이다.
본 발명의 다른 과제는 반도체 영역의 접합부 근처에서의 결정성을 향상시켜 박막 트랜지스터의 특성을 향상시키는 것이다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도이고,
도 2는 본 발명의 제1 실시예에서의 채널 접합부를 나타낸 단면도이고,
도 3a 내지 도 3b는 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도이고,
도 4는 본 발명의 제2 실시예에서의 채널 접합부를 나타낸 단면도이고,
도 5a 내지 도 5e는 본 발명의 제4 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
이러한 과제를 해결하기 위해서 본 발명에서는 이중 금속막 사이에 스큐를 가지는 이중 금속 패턴을 형성하고, 고농도 이온을 주입하여 화소부의 다결정 규소층에 소스 및 드레인 영역을 형성한 후, 이중 금속 패턴 중 상부 금속 패턴을 제거하고 하부 금속 패턴을 마스크로 저농도 이온을 주입하여 다결정 규소층에 LDD 영역을 형성하며, 구동 회로부에는 이중 금속막을 그대로 남겨 화소부에 소스 및 드레인 영역 및 LDD 영역을 위한 이온 주입 공정이 진행되는 동안 구동 회로부의 다결정 규소층에 이온이 주입되는 것을 막는다.
이를 구현하기 위한 본 발명의 실시예에 따른 액정 표시 장치의 제조 방법에서는, 기판 위에 반도체층을 증착하고, 이 반도체층을 패터닝하여 화소부의 N 형 박막 트랜지스터 및 구동 회로부의 P 형 박막 트랜지스터가 형성될 부분에 제1 및 제2 반도체 패턴을 각각 형성한다. 다음, 제1 및 제2 반도체 패턴을 덮는 게이트 절연막을 형성하고, 게이트 절연막 위에 제1 금속막과 제2 금속막을 차례로 증착한 다음, 제2 및 제1 금속막을 순서적으로 식각하여, 제1 반도체 패턴과 중첩하는 제1 마스크 패턴 및 제1 마스크 패턴 하부에 위치하며 제1 마스크 패턴에 대해 언더 컷된 제1 게이트 전극 및 제2 반도체 패턴을 전면적으로 덮는 제2 금속 패턴 및 제1 금속 패턴 하부에 위치하는 제2 금속 패턴을 형성한다. 다음, 제1 마스크 패턴을 마스크로 하여 제1 도전형 이온을 주입하여 제1 반도체 패턴에 제1 소스 및 드레인 영역을 형성하고, 제1 마스크 패턴 및 제2 금속 패턴을 제거한 다음, 제1 게이트 전극을 마스크로 하여 제1 도전 이온을 저농도로 주입하여 제1 반도체 패턴에 저농도로 도핑된 LDD 영역과, LDD 영역의 안쪽에 위치하며 도핑되지 않은 채널 영역을 형성한다.
여기에서, 제1 게이트 전극은 LDD 영역의 가장자리 안쪽에 위치하도록 형성하여 레이저 어닐링을 통한 활성화 단계에서 LDD 영역과 채널 영역의 접합부 부근에 레이저가 원활히 조사되도록 하는 것이 바람직하다. 이는, 감광막을 도포하고, 이 감광막을 패터닝하여 제1 게이트 전극 안쪽에 그 가장자리가 위치하도록 감광막 패턴을 각각 형성한 다음, 이 감광막 패턴을 마스크로 하여 제1 게이트 전극을 식각하여 형성할 수 있다.
앞서 언급한 언더 컷 구조는, 제1 금속막과 제2 금속막을 식각 선택비가 큰 금속으로 증착하고, 등방성 습식 식각하여 형성할 수 있다.
제1 게이트 전극 및 제1 금속 패턴을 덮는 감광막을 도포하고, 감광막을 노광·현상하여 화소부의 N 형 박막 트랜지스터를 가리는 제1 감광막 패턴 및 제2 반도체 패턴의 상부에 제2 게이트 전극을 형성하기 위한 제2 감광막 패턴을 형성한 다음, 제2 감광막 패턴을 마스크로 제1 금속 패턴을 식각하여 제2 감광막 패턴 하부에 제2 게이트 전극을 형성할 수 있다.
제2 반도체 패턴에 제2 도전형 이온을 주입하여 제2 소스 및 드레인 영역을 형성할 수 있는데, 제2 도전형 이온을 주입하기 전에 제2 감광막 패턴의 크기를 줄이기 위해 애싱 공정 또는 베이크 공정을 실시하는 것이 바람직하다.
이처럼, 상부의 금속 마스크 패턴과 하부의 게이트 전극에 형성된 스큐를 이용하여 LDD 영역을 형성함으로써, 비교적 균일하고 재현성있는 LDD 구조를 형성할 수 있다. 또한, 게이트 전극이 LDD 영역의 가장자리 안쪽에 형성함으로써, 레이저 어닐링 시에 채널 영역과 LDD 영역의 접합부 근처의 비정질 상태의 규소가 충분히 다결정화된다.
그러면, 첨부한 도면을 참고로 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명한다.
도 1a 내지 도 1j는 본 발명의 제1 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도로서, 선택비가 서로 다른 이중 금속을 증착·식각하고, 식각 시에 상부 금속막 및 하부 금속막에 형성된 스큐(skew)를 LDD 영역 형성에 이용하는 방법에 관한 것이다.
도 1a에 도시한 바와 같이, 절연 기판(1) 위에 산화 규소(SiO2)와 같은 물질을 증착하여 제1 절연막(100)을 형성하고, 그 위에 화소부(PIXEL)의 N형 TFT와 구동 회로부(DRIVER)의 N형 및 P형 TFT가 될 부분에 다결정 규소로 반도체층(210, 220, 230)을 형성한다.
이때, 반도체층(210, 220, 230)은 비정질 규소 등을 증착하고, 레이저 어닐링(laser annealing)하여 다결정 규소화하고, 패터닝하여 형성할 수 있다.
그 위에 산화 규소 등을 증착하여 반도체층(210, 220, 230)을 덮는 제2 절연막(300)을 형성한다.
도 1b에서와 같이, 게이트 전극용 제1 금속막(400) 및 마스크용 제2 금속막(40)을 각각 적층한다. 이때, 제1 금속막(400)은 제2 금속막(400, 40)과 큰 식각 선택비를 가지는 금속을 사용하는데, 제1 금속막(400)의 식각비는 제2 금속막(40)의 식각비보다 커야한다.
도 1c에 도시한 바와 같이, 제1 및 제2 금속막(400, 40) 위에 감광막(500)을 도포하고 노광·현상하여, P 형 TFT가 형성될 부분은 전체적으로 감광막(500)을 남기고 N 형 TFT가 형성될 부분에는 게이트 전극(410, 420)을 형성하기 위한 감광막 패턴(520, 530)을 형성한다.
다음, 감광막(500) 및 게이트 전극용 감광막 패턴(520, 530)을 마스크로 하여 제2 및 제1 금속막(40, 400)을 순서적으로 습식 식각한다. 이때, 제1 금속막(400)이 제2 금속막(400, 40)보다 빠른 속도로 식각되기 때문에, 하부의 제1 금속막(400)이 상부의 제2 금속막(40)보다 좁은 폭으로 형성되는 언더 컷(under cut)이 발생한다.
이 단계에서, 화소부(PIXEL) 및 구동 회로부(DRIVER)의 N 형 TFT가 형성될 부분의 반도체층(210, 220) 상부에는 게이트 전극(410, 420)이 각각 형성되며, 게이트 전극(410, 420) 상부에는 게이트 전극(410, 420)의 가장자리보다 바깥쪽으로 튀어나온 금속 마스크 패턴(41, 42)이 형성된다. 이 금속 마스크 패턴(41, 42)은 후속 공정에서 소스 및 드레인 영역을 형성하기 위한 이온 주입 마스크 역할을 하며, 하부의 게이트 전극(410, 420)은 LDD 영역을 형성하기 위한 마스크로 사용되는데, 금속 마스크 패턴(41, 42)이 게이트 전극(410, 420)보다 바깥으로 튀어나온 스큐(skew) 길이는 LDD 영역의 폭이 된다.
구동 회로부(DRIVER)의 P 형 TFT 영역 상부에는 제1 및 제2 금속막(400, 40)이 제거되지 않고 그대로 남아, 후속 공정인 N 형 이온 도핑시에 P 형 TFT 영역에 이온이 주입되지 않도록 하는 이온 차단막의 역할을 하게 된다.
이어, 도 1d에서와 같이, 감광막(500) 및 감광막 패턴(510, 520)을 제거한 후, 전면에 N 형 이온을 고농도로 주입한다. 상부의 금속 마스크 패턴(41, 42)이 이온 주입 마스크의 역할을 하므로, 금속 마스크 패턴(41, 42)의 바깥에 대응되는 반도체층(210, 220)이 도핑되어, 화소부(PIXEL) 및 구동 회로부(DRIVER)의 N형 TFT 영역에 각각 소스 및 드레인 영역(211;221, 213;223)이 형성된다.
앞서 언급한 바와 같이, P 형 TFT 영역에는 제1 및 제2 금속막(400, 40)이 그 상부에 덮여 있기 때문에, P 형 TFT를 가리기 위한 별도의 마스크 패턴이 없이도 N 형 이온이 P 형 반도체층(230)에 주입되는 것을 막을 수 있다.
다음, 도 1e에 도시한 바와 같이, 화소부(PIXEL) 및 구동 회로부(DRIVER)의 금속 마스크 패턴(41, 42) 및 구동 회로부(DRIVER)의 제2 금속막(40)을 제거하고, N 형 이온을 저농도로 주입한다. 이 과정에서, 게이트 전극(410, 420)이 이온 주입 마스크의 역할을 하므로, 게이트 전극(410, 420) 하부에 대응되는 반도체층(210, 220) 부분에는 도핑되지 않은 채널 영역(212, 222)이 형성되며, 채널 영역(212, 222)과 소스 및 드레인 영역(211; 221, 213; 223) 사이에는 저농도로 도핑된 LDD(lightly dopped drain) 영역(214, 224)이 형성된다. 이 LDD 영역(214, 224)은 채널 영역(212; 222)과 소스 및 드레인 영역(211, 213; 221, 223) 사이의 누설 전류를 줄일 뿐 아니라 구동 전류가 지나치게 감소하는 것 또한 막는다.
P 형 TFT가 될 부분은 제1 금속막(400)으로 덮여 있으므로, N 형 이온이 주입되는 것은 차단된다.
이러한 저농도 N 형 이온 주입 단계는 생략될 수도 있으며, 이 경우 LDD 영역 대신 오프셋 영역이 만들어진다.
다음, 도 1f에서와 같이, 감광막(600)을 도포하고 노광 및 현상하여, 구동 회로부(DRIVER)의 P 형 TFT가 형성될 부분에 게이트 전극을 형성하기 위한 감광막 패턴(610)을 형성하고, 화소부(PIXEL) 및 구동 회로부(DRIVER)의 N 형 TFT가 형성될 부분에는 전체적으로 감광막(600)을 남긴다.
감광막 패턴(610) 및 감광막(600)을 마스크로 하여 제1 금속막(400)을 습식 식각하여 반도체층(230) 상부에 게이트 전극(430)을 형성한다. 이때, 게이트 전극(430)은 감광막 패턴(610)에 대해 언더 컷 된다.
구동 회로부(DRIVER)에는 LDD 영역이 필요하지 않을 수도 있으므로 이 경우, 도 1g에 도시한 바와 같이, 애싱(ashing) 또는 베이킹(baking) 등의 방법으로 감광막 패턴(610)의 폭을 줄여준 다음, 게이트 전극(430)을 마스크로 P 형 이온을 주입하여 구동 회로부(DRIVER)의 P 형 TFT의 반도체층(230)에 고농도의 소스 및 드레인 영역(231, 233)을 형성한다. 게이트 전극(430) 하부의 도핑되지 않은 영역은 채널 영역(232)이 된다.
다음, 도 1h에 도시한 바와 같이, 화소부(PIXEL)의 N 형 TFT와 구동 회로부(DRIVER)의 N 형 TFT 상부에 덮여 있는 감광막(600)과 구동 회로부(DRIVER)의 게이트 전극(430) 상부의 감광막 패턴(610)을 제거하고, 그 위에 금속막(700) 또는 감광막을 형성한다.
도 1i에 도시한 바와 같이, 구동 회로부(DRIVER)의 N 형 TFT 부분이 드러나도록 금속막(700) 또는 감광막을 제거한다. 이어, N 형 이온을 고농도로 구동 회로의 N 형 TFT 부분에 주입하여 LDD 영역을 없앤다.
다음, 도 1j에 도시한 바와 같이 금속막(700) 또는 감광막을 제거한 후, 레이저 어닐링(laser annealing)을 실시하여 이온 주입 영역을 활성화한다.
이후, 층간 절연막, 소스 및 드레인 전극, 보호막 및 화소 전극 등을 형성하여 액정 표시 장치의 박막 트랜지스터 기판을 완성한다.
본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 식각 선택비가 큰 이중의 금속막을 이용하여, 상부막과 하부막에 스큐를 형성하고, 이 스큐를 이용하여 LDD 영역을 형성하기 때문에 비교적 균일하고 재현성있는 LDD 구조를 형성할 수 있다. 또한, N 형 이온을 N 형 TFT에 도핑할 때에, 금속막의 일부가 P 형 TFT 영역 상부를 덮고 있기 때문에 P 형 TFT를 위한 별도의 이온 차단 마스크 패턴을 둘 필요가 없어서 공정이 줄어든다.
그러나, 본 발명의 제1 실시예에서는, 채널 영역(212, 222, 232)과 게이트 전극(410, 420, 430)의 가장자리가 서로 일치하므로, 채널 영역(212, 222, 232)과 LDD 영역(214) 또는 채널 영역(212, 222, 232)과 소스 및 드레인 영역(221, 231; 223, 233)의 접합부 부근에는 레이저가 충분히 조사되지 않을 수 있다.
이에 대해서 본 발명의 제1 실시예에 따른 N 형 TFT 부근의 접합부 부근을 확대하여 나타낸 단면도인 도 2를 참고로 하여 더 설명한다.
반도체층에 이온을 주입한 소스 및 드레인 영역(211, 213) 및 LDD 영역(214)은 비정질 상태가 된다. 따라서, 비정질 상태의 소스 및 드레인 영역(211, 213)과 LDD 영역(214)에 레이저를 조사하여 이온이 주입된 영역을 활성화시킬 필요가 있다.
도 2에서와 같이, 소스 및 드레인 영역(211, 213)과 LDD 영역(214)에 레이저를 조사할 때, 게이트 전극(410)의 모서리에서 레이저의 일부가 산란되므로, 게이트 전극(410)의 가장자리와 대응되는 반도체층의 경계(21), 즉 채널 영역(212)의 경계로부터 LDD 영역(214) 쪽으로 일정 폭(L)에 해당하는 영역에는 레이저가 제대로 조사되지 않는다. 따라서, L 만큼의 폭에 해당하는 영역에서는 LDD 영역(214)이 비정질 상태로 남아있게 되며, 일부 다결정 상태가 된다 하더라도 소스 및 드레인 영역(211, 213) 및 바깥쪽에 위치하는 LDD 영역(214)에서보다는 결정성이 떨어진다.
이처럼, 채널 영역(212)의 가장자리가 게이트 전극(410)의 가장자리와 일치하도록 형성되어 있는 제1 실시예에 따른 구조에서는 채널 영역(212)과 LDD 영역(214) 접합부에서의 결정성이 떨어져 박막 트랜지스터의 특성이 저하될 수 있다.
이러한 점을 개선하기 위한 본 발명의 제2 실시예에 따른 액정 표시 장치의 제조 방법이 도 3a 및 도 3b에 도시되어 있다.
도 1a 내지 도 1i에서와 동일한 방법으로, 기판(1) 위에 제1 절연막(100), 반도체 패턴(210, 220, 230)의 채널 영역(212, 222, 232) 및 소스 및 드레인 영역(211, 221, 223; 213, 223, 233) 및 LDD 영역(214), 제2 절연막(300), 그리고 게이트 전극(410, 420, 420)을 형성한다.
다음, 도 3a에 도시한 바와 같이, 감광막을 도포하고, 사진 공정을 실시하여 각 게이트 전극(410, 420, 430)의 상부에 감광막 패턴(710, 720, 730)을 형성한다. 이때, 감광막 패턴(710, 720, 730)을 게이트 전극(410, 420, 430)의 폭보다 좁게 형성하여 게이트 전극(410, 420, 430)의 가장자리 일정 폭이 감광막 패턴(710, 720, 730) 바깥으로 드러나도록 한다.
다음, 감광막 패턴(710, 720, 730)을 마스크로 게이트 전극(410, 420, 430)을 식각하여, 게이트 전극(410, 420, 430)의 가장자리가 채널 영역(212)의 가장자리보다 안쪽에 놓이도록 게이트 전극(410, 420, 430)의 일부를 제거한다.
도 3b에 도시한 바와 같이, 감광막 패턴(710, 720, 730)을 제거하고 레이저 어닐링을 실시하여 LDD 영역(214) 및 소스 및 드레인 영역(211, 221, 231; 213, 223, 233)에 주입되어 있는 이온을 활성화시킨다.
이처럼, 게이트 전극(410, 420, 430)이 채널 영역(212)의 경계의 안쪽에 놓이는 경우, 채널 영역(212)과 LDD 영역(214)의 접합부 근처에서의 이온의 활성화가 원활하게 이루어진다.
도 4는 제2 실시예에 따른 채널 접합부 부근을 확대하여 도시한 단면도로서, 레이저를 조사하여 각각의 영역(212, 214, 211, 213)들에 주입된 이온들을 활성화하는 단계를 나타내고 있다.
도 4에 도시한 바와 같이, 채널 영역(212)과 LDD 영역(214)의 접합부(22)가 게이트 전극(410)의 가장자리의 바깥쪽에 위치하기 때문에, 게이트 전극(410)의 모서리에서 레이저 빛이 산란된다하더라도 접합부(22) 근처에는 레이저가 조사된다. 따라서, 접합부(22) 근처의 LDD 영역(214)이 충분히 다결정화된다.
게이트 전극의 가장자리를 접합부 경계보다 안쪽에 형성하는 다른 실시예가 도 5a 내지 도 5e에 도시되어 있다.
도 5a 내지 도 5e는 제3 실시예에 따른 액정 표시 장치의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
먼저, 도 1a 및 도 1b와 같은 방법으로, 화소부(PIXEL)의 N형 TFT가 형성될 부분과 구동 회로부(DRIVER)의 N 형 및 P 형 TFT가 될 부분에 반도체층(210, 220, 230)을 형성하고, 반도체층(210, 220, 230)을 덮는 절연막(300)을 형성한 다음, 절연막(300) 위에 식각 선택비가 큰 제1 및 제2 금속막(400, 40)을 증착한다.
다음, 도 5a에서와 같이, 감광막(500)을 증착한 다음, 노광·현상하여 N 형 및 P 형 TFT 영역의 반도체층(210, 220, 230) 상부에 각각 게이트 전극을 형성하기 위한 감광막 패턴(500)을 형성한다.
감광막 패턴(500)을 마스크로 하여 제2 및 제1 금속막(40, 400)을 습식 식각하여 게이트 전극(410, 420, 430) 및 게이트 전극(410, 420, 430) 상부의 금속 마스크 패턴(41, 42, 43)을 형성한다.
앞선 실시예들과 마찬가지로, 하부에 놓인 게이트 전극(410, 420, 430)은 상부에 놓인 금속 마스크 패턴보다 안쪽으로 형성되는 언더 컷이 발생한다.
도 5b에 도시한 바와 같이, 인(P)과 같은 N 형 이온을 저농도로 반도체층(210, 220, 230)에 주입한다. 이때, 감광막 패턴(500) 및 금속 마스크 패턴(41, 42, 43)이 이온 주입 마스크의 역할을 하므로, 금속 마스크 패턴(41, 42, 43)의 하부에 대응되는 부분의 반도체층(210, 220, 230)에는 도핑되지 않은 영역(212, 222, 232)이 형성되고, 이 도핑되지 않은 영역(212, 222, 232)의 바깥쪽에는 엷게 도핑된 영역(211, 213, 221, 223, 231, 233)이 형성된다.
다음, 감광막 패턴(500)을 제거한 후, 도 5c에 도시한 바와 같이, 새로운 감광막(600)을 도포하고 노광하여 구동 회로부(DRIVER)의 P 형 TFT 상부와 화소부(PIXEL)의 N 형 박막 트랜지스터의 게이트 전극(41, 410)을 덮는 감광막 패턴(600)이 남도록 한다. 이때, 화소부(PIXEL) 내의 게이트 전극(41, 410) 상부에 놓이는 감광막 패턴(600)은 그 가장자리가 반도체층(200)의 채널 영역(212)의 가장자리에 대해 일정 폭 바깥쪽에 위치하도록 형성하여야 하는데, 이는 감광막 패턴(600)을 LDD 영역(214)을 형성하기 위한 마스크로 사용하기 위함이다.
감광막 패턴(600)을 마스크로 N 형 이온을 고농도로 반도체층(210, 220)에 주입하여 채널 영역(212, 222)의 바깥쪽에 엷게 도핑되어 있는 부분을 고농도화 함으로써 소스 및 드레인 영역(211, 221; 213, 223)을 형성한다.
이때, 화소부(PIXEL)의 N 형 TFT의 경우, 감광막 패턴(600)의 가장자리가 채널 영역(212)의 가장자리로부터 일정폭 바깥에 위치하도록 게이트 전극(41, 410)을 감싸고 있으므로, 채널 영역(212)과 소스 및 드레인 영역(211, 213) 사이에 엷게 도핑된 LDD 영역(214)이 존재하게 된다.
다음, 감광막 패턴(600)을 제거한 후, 새로운 감광막 패턴(700)을 도 5d에서와 같이 형성한다. 이 감광막 패턴(700)은 화소부(PIXEL)와 구동 회로부(DRIVER)의 N 형 TFT 부분을 덮고 있으며, 구동 회로부(DRIVER)의 P 형 TFT 부분은 제거되어 있다.
상부의 금속 마스크 패턴(43) 및 하부의 게이트 전극(430)을 마스크로 하여 붕소(boron:B)와 같은 P 형 이온을 고농도로 주입하여 금속 마스크 패턴(43)의 가장자리 바깥쪽에 위치하는 반도체층(230)에 소스 및 드레인 영역(231, 233)을 형성한다. 소스 및 드레인 영역(231, 233)의 안쪽에 위치하는 도핑되지 않은 반도체층(230)이 채널 영역(232)이 된다.
도 5e에 도시한 바와 같이, 감광막 패턴(700) 및 금속 마스크 패턴(41, 42, 43)을 제거한 후, 레이저 어닐링을 실시하여 LDD 영역(214), 소스 및 드레인 영역(211, 221, 231; 213, 223, 233)에 주입한 이온들을 활성화시킨다.
그 후, 층간 절연막, 소스 및 드레인 전극, 보호막 및 화소 전극 등을 형성하여 액정 표시 장치의 박막 트랜지스터 기판을 완성한다.
이처럼, 제3 실시예에서는 상부의 금속 마스크 패턴과 하부의 게이트 전극에 형성된 스큐를 이용하여 LDD 영역을 형성하기 때문에 비교적 균일하고 재현성있는 LDD 구조를 형성할 뿐 아니라, LDD 영역을 형성한 후, 상부의 금속 마스크 패턴을 제거하고 레이저 어닐링을 실시하기 때문에 채널 영역과 LDD 영역의 접합부 근처의 비정질 상태의 규소가 충분히 다결정화된다.
이상에서와 같이, 본 발명에 따른 액정 표시 장치의 제조 방법은, 재현성있는 공정으로 오프셋 또는 LDD 영역을 형성할 수 있으며, LDD 영역과 채널 영역 접합부 근처에서의 재결정화가 양호하게 이루어져 TFT 특성의 저하를 막는다.
Claims (12)
- 화소부의 N 형 박막 트랜지스터 및 구동 회로부의 P 형 박막 트랜지스터를 한 기판에 가지는 액정 표시 장치의 제조 방법에 있어서,상기 기판 위에 반도체층 증착하는 단계,상기 반도체층을 패터닝하여 상기 화소부의 N 형 박막 트랜지스터 및 상기 구동 회로부의 P 형 박막 트랜지스터가 형성될 부분에 제1 및 제2 반도체 패턴을 각각 형성하는 단계,상기 제1 및 제2 반도체 패턴을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 제1 금속막과 제2 금속막을 차례로 증착하는 단계,상기 제2 및 제1 금속막을 식각하여, 상기 제1 반도체 패턴과 중첩하는 제1 마스크 패턴 및 상기 제1 마스크 패턴 하부에 위치하며 상기 제1 마스크 패턴에 대해 언더 컷된 제1 게이트 전극 및 상기 제2 반도체 패턴을 전면적으로 덮는 제1 금속 패턴 및 상기 제1 금속 패턴 하부에 위치하는 제2 금속 패턴을 형성하는 단계,상기 제1 마스크 패턴을 마스크로 하여 제1 도전형 이온을 주입하여 상기 제1 반도체 패턴에 제1 소스 및 드레인 영역을 형성하는 단계,상기 제1 마스크 패턴 및 상기 제2 금속 패턴을 제거하는 단계,상기 제1 게이트 전극을 마스크로 하여 상기 제1 도전 이온을 저농도로 주입하여 상기 제1 반도체 패턴에 저농도로 도핑된 LDD 영역과, 상기 LDD 영역의 안쪽에 위치하며 도핑되지 않은 채널 영역을 형성하는 단계를 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제1항에서,상기 제1 게이트 전극 및 제1 금속 패턴을 덮는 감광막을 도포하는 단계, 상기 감광막을 노광·현상하여 상기 화소부의 N 형 박막 트랜지스터를 가리는 제1 감광막 패턴 및 상기 제2 반도체 패턴의 상부에 제2 게이트 전극을 형성하기 위한 제2 감광막 패턴을 형성하는 단계, 상기 제2 감광막 패턴을 마스크로 상기 제1 금속 패턴을 식각하여 상기 제2 감광막 패턴 하부에 제2 게이트 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제2항에서,제2 도전형 이온을 주입하여 상기 제2 반도체 패턴에 제2 소스 및 드레인 영역을 형성하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제3항에서,상기 제2 도전형 이온을 주입하기 전에 상기 제2 감광막 패턴의 크기를 줄이는 단계를 더 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제4항에서,애싱 공정을 행하여 상기 제2 감광막 패턴의 크기를 줄이는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제4항에서,베이크 공정을 행하여 상기 제2 감광막 패턴의 크기를 줄이는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제1항에서,상기 제1 게이트 전극을 덮는 감광막을 도포하는 단계,상기 감광막을 패터닝하여 상기 제1 게이트 전극 안쪽에 그 가장자리가 위치하도록 감광막 패턴을 각각 형성하는 단계,상기 감광막 패턴을 마스크로 하여 상기 제1 게이트 전극을 식각하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제7항에서,레이저 어닐링을 실시하여 상기 LDD 영역 및 상기 제1 소스 및 드레인 영역에 주입된 이온을 활성화하는 단계를 더 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제1항에서,상기 언더 컷 구조는, 상기 제1 금속막과 상기 제2 금속막을 식각 선택비가 큰 금속으로 중착하고, 상기 제1 및 제2 금속막을 등방성 습식 식각하여 형성하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 절연 기판, 상기 절연 기판 위에 형성되어 있으며 도핑되지 않은 채널 영역 및 상기 채널 영역 바깥쪽에 위치하며 저농도로 도핑된 LDD 영역 및 상기 LDD 영역 바깥쪽에 위치하며 고농도로 도핑된 소스 및 드레인 영역을 포함하는 다결정 규소층, 상기 다결정 규소층을 덮는 게이트 절연막, 그리고 상기 채널 영역 상부의 상기 게이트 절연막 위에 형성되어 있는 게이트 전극을 포함하는 액정 표시 장치에서,상기 게이트 전극은 상기 LDD 영역의 가장자리의 안쪽에 위치하도록 형성하여 상기 LDD 영역 및 상기 소스 및 드레인 영역에 주입된 이온의 활성화를 위한 레이저 조사시에 상기 채널 영역 및 상기 LDD 영역의 접합부 부근에 레이저 빛이 전달되도록 하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 기판 위에 다결정 규소로 반도체 패턴을 형성하는 단계,상기 반도체 패턴을 덮는 절연막을 증착하는 단계,상기 절연막 위에 제1 및 제2 금속막을 연속하여 증착하는 단계,상기 제2 및 제1 금속막을 식각하여 하부막이 상부막에 대해 언더 컷된 이중막 구조의 금속 패턴을 상기 반도체 패턴 위에 형성하는 단계,상기 금속 패턴의 상기 상부막을 마스크로 이온을 주입하여 상기 반도체 패턴 위에 저농도로 도핑된 LDD 영역을 형성하는 단계,감광막을 도포하는 단계,상기 감광막을 패터닝하여 상기 금속 패턴을 덮으며 상기 LDD 영역의 일부와 중첩하도록 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 마스크로 하여 이온을 고농도로 주입하여 상기 반도체 패턴에 소스 및 드레인 영역을 형성하는 단계,상기 감광막 패턴 및 상기 금속 패턴의 상부막을 제거하는 단계,상기 금속 패턴의 하부막을 마스크로 하여 레이저 어닐링하여 상기 소스 및 드레인 영역 및 상기 LDD 영역에 주입된 이온을 활성화시키는 단계를 포함하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
- 제11항에서,상기 언더 컷 구조는, 상기 제1 금속막과 상기 제2 금속막을 식각 선택비가 큰 금속으로 증착하고, 상기 제1 및 제2 금속막을 등방성 습식 식각하여 형성하는 박막 트랜지스터 액정 표시 장치의 제조 방법.
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