KR100767366B1 - 액정 표시 장치의 구동 회로부를 제조하는 방법 - Google Patents
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Abstract
본 발명은 액정 표시 장치의 구동 회로부를 제조하는 방법에 관한 것으로, 구동 회로부의 면적을 최소화하기 위하여, 구동 회로부에서의 N형 박막 트랜지스터의 게이트 배선을 제외한 게이트 배선을 P형 박막 트랜지스터의 게이트 배선을 형성할 때 형성한다. 본 발명에 의하면, 게이트 절연막 위에 게이트 배선용 도전층을 증착한 다음, 게이트 배선용 도전층을 패터닝하여 제1도전형 박막 트랜지스터용 반도체 패턴 위에 위치하는 제1도전형 박막 트랜지스터용 게이트 전극, 제2도전형 박막 트랜지스터용 반도체 패턴 전부에 중첩되는 제2도전형 게이트 전극용 도전체 패턴 및 배선을 형성한다. 이어, 제1도전형 박막 트랜지스터용 게이트 전극을 마스크로 제1도전형 박막 트랜지스터용 반도체 패턴에 제1도전형 도펀트를 도핑한 다음, 제1도전형 박막 트랜지스터용 게이트 전극 및 배선을 덮고 있고, 제2도전형 박막 트랜지스터용 반도체 패턴의 일부를 덮는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 제2도전형 게이트 전극용 도전체 패턴을 과도식각하여 제2도전형 박막 트랜지스터용 게이트 전극을 형성한 다음, 감광막 패턴을 마스크로 제2도전형 박막 트랜지스터용 반도체 패턴에 제2도전형 도펀트를 도핑한다.
구동 회로부의 면적, 배선 간 간격, P형 박막 트랜지스터용 게이트 전극
Description
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 구성도이고,
도 2 및 도 3은 구동 회로부에서의 배선 간격을 설명하기 위한 도면이고,
도 4a는 본 발명의 실시예에 따른 액정 표시 장치의 구동 회로부를 제조하기 위한 첫 번째 제조 단계에서의 기판의 배치도이고,
도 4b는 도 4a에 보인 절단선 Ⅳb-Ⅳb'에 따른 기판의 단면도이고,
도 5a는 도 4a의 다음 제조 단계에서의 기판의 배치도이고,
도 5b는 도 5a에 보인 절단선 Ⅴb-Ⅴb'에 따른 기판의 단면도이고,
도 6a는 도 5a의 다음 제조 단계에서의 기판의 배치도이고,
도 6b는 도 6a에 보인 절단선 Ⅵb-Ⅵb'에 따른 기판의 단면도이고,
도 7a는 도 6a의 다음 제조 단계에서의 기판의 배치도이고,
도 7b는 도 7a에 보인 절단선 Ⅶb-Ⅶb'에 따른 기판의 단면도이다.
본 발명은 액정 표시 장치의 구동 회로부를 제조하는 방법에 관한 것으로 특 히, 다결정 실리콘 박막 트랜지스터를 채용하는 액정 표시 장치의 구동 회로부를 제조하는 방법에 관한 것이다.
액정 표시 장치는 현재 널리 사용되고 있는 평판 표시 장치 중 하나로서, 서로 대향되는 두 개의 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 구성되어 있고, 이들 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층에 투과되는 빛의 양을 조절하는 방식으로 화상을 표시한다. 여기서, 대향되는 두 개의 전극은 두 장의 기판 중 하나의 기판에 모두 형성될 수 있다.
한 편, 다결정 실리콘 박막 트랜지스터를 채용하는 액정 표시 장치에서 박막 트랜지스터에서는 하나의 기판에 화소부와 구동회로가 모두 집적되는 구성을 가지고 있다. 여기서 구동 회로는 N형 박막 트랜지스터와 P형 박막 트랜지스터가 모두 사용되는데, N형과 P형을 구분짓는 공정은 이온도핑 공정으로서 박막 트랜지스터의 소스/드레인 영역에 어떤 종류의 도펀트를 주입하느냐에 의한 것이다.
그런데, N형 박막 트랜지스터의 경우, P형 박막 트랜지스터에 비해 오프 전류가 높은 특징이 있는 문제가 있어, 이를 보완하기 위하여 엘디디(LDD, Lightly Doped Drain) 구조로 형성한다.
이러한 구조의 박막 트랜지스터를 형성하기 위해서는, 우선, 반도체 패턴 및 게이트 절연막을 형성한다. 이어, 게이트 배선용 도전층 및 감광막을 형성한 후, 게이트 배선용 마스크를 사용하여 감광막을 패터닝하여 게이트 배선용 감광막 패턴을 형성한 후, 이를 마스크로 하여 게이트 배선용 도전층을 오버 식각하여 게이트 전극을 패터닝한다. 이어, 게이트 배선용 감광막 패턴을 마스크로 하여 반도체 패턴에 N형 도펀트를 고동도로 도핑하여 소스 및 드레인 영역을 형성하고, 감광막 패턴을 제거한 후, 게이트 전극을 마스크로 N형 도펀트를 저농도로 도핑하여 엘디디 영역을 형성한다.
그러나, 이러한 제조 공정 후에 제조되는 게이트 배선은 그의 폭이 실제 설계되는 배선 폭에 비하여 좁게 패터닝되는 문제가 있다. 즉, 게이트 배선용 마스크에 대하여 감광막 패턴이 좁게 형성되고, 엘디디 영역을 형성하기 위하여 게이트 배선이 엘디디 영역의 길이 만큼 오버 식각된다.
따라서, 게이트 배선의 폭을 유지하기 위해서는 이러한 감소분을 감안하여 게이트 배선의 폭을 미리 넓혀서 설계해야 한다. 그러나, 구동 회로부에 있어서, N형 및 P형 박막 트랜지스터의 게이트 배선이 아닌 다른 소자의 게이트 배선(이하에서는 타게이트배선이라 함)이 N형 박막 트랜지스터의 게이트 배선과 함께 형성하는 공정을 고려한다면, 이러한 설계 방식은 구동 회로부의 타게이트배선의 넓게 설계해야 하는 결과를 갖기 때문에 결국, 구동 회로부의 면적을 증가시키는 요인이 된다.
본 발명은 액정 표시 장치에서의 구동 회로부의 면적을 최소화하고자 한다.
이러한 기술적 과제를 해결하기 위하여, 구동 회로부에서의 N형 박막 트랜지스터의 게이트 배선을 제외한 타게이트배선을 P형 박막 트랜지스터의 게이트 배선 을 형성할 때 함께 형성한다.
상세하게 본 발명에 따른 액정 표시 장치의 구동 회로부를 제조하는 방법에 의하면, 우선, 절연 기판 위에 제1도전형 및 제2도전형 박막 트랜지스터용 반도체 패턴을 각각 형성한 다음, 각각의 반도체 패턴을 덮는 게이트 절연막을 형성한다. 이어, 게이트 절연막 위에 게이트 배선용 도전층을 증착한 다음, 게이트 배선용 도전층을 패터닝하여 제1도전형 박막 트랜지스터용 반도체 패턴 위에 위치하는 제1도전형 박막 트랜지스터용 게이트 전극, 제2도전형 박막 트랜지스터용 반도체 패턴 전부에 중첩되는 제2도전형 게이트 전극용 도전체 패턴 및 배선을 형성한다. 이어, 제1도전형 박막 트랜지스터용 게이트 전극을 마스크로 제1도전형 박막 트랜지스터용 반도체 패턴에 제1도전형 도펀트를 도핑한 다음, 제1도전형 박막 트랜지스터용 게이트 전극 및 배선을 덮고 있고, 제2도전형 박막 트랜지스터용 반도체 패턴의 일부를 덮는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 마스크로 제2도전형 게이트 전극용 도전체 패턴을 과도식각하여 제2도전형 박막 트랜지스터용 게이트 전극을 형성한 다음, 감광막 패턴을 마스크로 제2도전형 박막 트랜지스터용 반도체 패턴에 제2도전형 도펀트를 도핑한 후, 감광막 패턴을 제거한다.
여기서, 감광막 패턴을 제거한 후, 제2도전형 박막 트랜지스터용 반도체 패턴에 제2도전형 도펀트를 저농도로 도핑하는 단계를 더 포함할 수 있다. 제1도전형 및 제2도전형 박막 트랜지스터용 게이트 전극은 동일한 폭을 가지도록 형성할 수 있으며, 제1도전형 및 제2도전형 박막 트랜지스터용 반도체 패턴은 다결정 규소로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 개략적인 구성도를 나타낸 것이다.
절연 기판(10) 위에 화면을 보여주는 표시 영역(100)이 위치하고, 표시 영역(100)의 상측 및 좌측 영역에는 표시 영역(10)에 데이터 및 게이트 신호를 보내 주는 데이터 구동 회로부(200) 및 게이트 구동 회로부(300)가 위치한다.
표시 영역(100)에는, 도면에 도시하지 않았지만, 다수개의 게이트선 및 데이터선이 교차하여 정의된 다수개의 화소 영역이 매트릭스 형상으로 배열되어 있고, 각각의 화소 영역에는 게이트선 및 데이터선에 전기적으로 연결되는 박막 트랜지스터 및 박막 트랜지스터에 전기적으로 연결되는 화소 전극이 형성되어 있다.
이러한 데이터 및 게이트 구동 회로부(200, 300)는 CMOS(Complicated Metal On Silicon) 구조로 연결된 다수개의 P형 박막 트랜지스터 및 N형 박막 트랜지스터, 다수개의 전기 소자 및 다수개의 배선이 회로도를 구성하고 있으며, 외부에서 인가되는 데이터 및 게이트 신호를 패터닝하여 표시 영역(100)에 순차적으로 인가한다.
본 발명에 따른 액정 표시 장치에서는, 박막 트랜지스터용 반도체 패턴을 다결정 규소로 형성하고 있으므로, 데이터 및 게이트 구동 회로부(200, 300)의 반도체 패턴이 표시 영역(100)의 반도체 패턴이 형성되는 절연 기판(10) 위에 직접 형성된다. 이 때, 데이터 및 게이트 구동 회로부(200, 300)에 형성되는 게이트 배선은 N형 박막 트랜지스터용 게이트 배선을 제외하고는 모두 P형 박막 트랜지스터용 게이트 배선을 형성할 때 함께 형성한다. 이 경우, 데이터 및 게이트 구동 회로부 (200, 300)에 형성되는 게이트 배선을 N형 박막 트랜지스터용 게이트 배선과 함께 형성하는 경우보다 게이트 배선간의 간격을 줄일 수 있기 때문에, 구동 회로부의 면적을 최소화할 수 있다.
이를 도 2 및 도 3을 참조하여 설명한다.
도 2 및 도 3은 구동 회로부의 배선간의 간격을 설명하기 위한 도면으로, 도 2는 구동 회로부의 배선을 P형 박막 트랜지스터의 게이트 배선과 함께 형성한 경우의 배선 배치도를 나타낸 것이고, 도 3은 구동 회로부의 배선을 N형 박막 트랜지스터의 게이트 배선과 함께 형성한 경우의 배선 배치도를 나타낸 것이다.
마스크의 정렬오차가 0.5㎛, 엘디디 영역의 크기가 2㎛, 마스크의 배선용 패턴 간의 간격이 4㎛로 설정되고, 5㎛의 폭을 가지는 배선을 구동 회로부에 형성하고자 할 경우, 두 개의 타게이트배선(91, 92)이 차지하는 면적을 나타낸 것이다.
도면에서, "A"는 타게이트배선(91, 92)의 폭을 나타낸 것이고, "B"는 타게이트배선(91, 92)을 패터닝하기 위하여 마스크에 형성되어야할 마스크의 배선용 패턴의 폭을 나타내고, "C"는 마스크에서의 패턴 간 간격을 나타내며, "D"는 타게이트배선(91, 92)의 폭과 엘디디 영역의 크기의 합을 나타낸 것이다.
두 개의 타게이트배선(91, 92)을 P형 박막 트랜지스터용 게이트 배선과 함께 형성한다면, 마스크의 정렬 오차만을 감안하여 마스크에 배선용 패턴을 배열해야 하기 때문에, 도 2에 도시한 바와 같이, 구동 회로부에 15㎛의 폭이 요구된다.
이에 반해, 타게이트 배선(91, 92)을 N형 박막 트랜지스터용 게이트 배선과 함께 형성한다면, 마스크의 정렬 오차 뿐만 아니라, 엘디디 영역을 감안하여 마스크에 배선용 패턴을 배열하기 때문에, 도 3에 도시한 바와 같이, 구동 회로부에 19㎛의 폭이 요구된다
따라서, N형 박막 트랜지스터용 게이트 배선을 제외한 구동 회로부의 배선들을 P형 박막 트랜지스터의 게이트 배선을 형성할 때 함께 형성한다면, 배선 간 간격을 줄일 수 있어서 구동 회로부의 면적을 줄일 수 있는 것이다.
본 발명은 이를 이용한 것으로, 구동 회로부의 면적을 최소화하기 위하여, 구동 회로부의 배선들을 P형 박막 트랜지스터용 게이트 배선을 형성할 때 함께 형성한다.
그러면, 본 발명의 실시예에 따른 액정 표시 장치에서의 구동 회로부를 제조하는 방법에 대하여 설명한다.
우선, 도 4a 및 도 4b에 도시한 바와 같이, 절연 기판(10) 위에 비정질 규소막을 증착한 후, 레이저 결정화 기술에 의하여 비정질 규소막을 다결정 규소막으로 결정화한다.
이어, 다결정 규소막을 사진 식각 공정으로 패터닝하여 P형 및 N형의 박막 트랜지스터용 반도체 패턴(22P, 22N)을 각각 형성한다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, P형 및 N형의 박막 트랜지스터용 반도체 패턴(22P, 22N)을 덮는 질화 규소 또는 산화 규소로 이루어진 게이트 절연막(30)을 형성한다.
이어, 게이트 절연막(30) 위에 게이트 배선용 도전층을 증착한 후, 사진 식 각 공정으로 패터닝하여, P형 박막 트랜지스터용 반도체 패턴(22P) 위에 위치하는 P형 박막 트랜지스터용 게이트 전극(42P), N형 박막 트랜지스터용 반도체 패턴 (22N) 전부에 중첩되는 N형 게이트 전극용 도전체 패턴(49) 및 구동 회로부에 배치되는 P형 및 N형 박막 트랜지스터용 게이트 전극이 아닌 타게이트배선(43, 44, 45, 46)을 형성한다.
언급한 바와 같이, P형 박막 트랜지스터용 게이트 배선을 형성할 때, 구동 회로부의 타게이트배선(43, 44, 45, 46)을 형성하기 때문에, 이들 배선(43, 44, 45, 46) 간의 간격을 줄일 수 있어서 구동 회로부의 면적을 줄일 수 있다. 이에 대한 설명은 도 2 및 도 3을 참조하여 이미 설명한 바와 같다.
이어, P형 박막 트랜지스터용 반도체 패턴(22P)에 P형 도펀트를 도핑하여 소스 영역(S) 및 드레인 영역(D)을 형성한다. 이 때, P형 박막 트랜지스터용 게이트 전극(42P)을 마스크로하여 P형 도펀트가 P형 박막 트랜지스터용 반도체 패턴(22P)에 도핑되는데, P형 박막 트랜지스터용 게이트 전극(42P)에 중첩되는 P형 박막 트랜지스터용 반도체 패턴(22P) 부분 즉, 소스 영역(S)과 드레인 영역(D) 사이의 도펀트의 비도핑 영역인 채널 영역(C)이 정의된다.
다음, 도 6a 및 도 6b에 도시한 바와 같이, 기판 전면에 감광막을 도포한 후, 선택적으로 노광하여, N형 박막 트랜지스터의 게이트 전극(42N)을 패터닝할 수 있는 감광막 패턴(PR)을 형성한다. 이 감광막 패턴(PR)은 N형 박막 트랜지스터용 반도체 패턴(42N)의 소스 영역(S) 및 드레인 영역(D)이 형성될 부분을 노출시키되, P형 박막 트랜지스터용 반도체 패턴(22P)은 모두 덮는 형상을 가지도록 패터닝한 다.
이어, 감광막 패턴(PR)을 마스크로 N형 게이트 전극용 도전체 패턴(49)을 식각하여 N형 박막 트랜지스터용 반도체 패턴(22N) 위에 N형 박막 트랜지스터용 게이트 전극(42N)을 형성한다. 이 때, N형 게이트 전극용 도전체 패턴(49)을 오버식각하여 N형 박막 트랜지스터용 게이트 전극(42N)이 감광막 패턴(PR)의 안쪽에 형성되도록 패터닝한다.
이어, 감광막 패턴(PR)을 마스크로 하여 N형 박막 트랜지스터용 반도체 패턴(22)에 N형 도펀트를 도핑하여 소스 영역(S) 및 드레인 영역(D)을 형성한다. 이 때, N형 박막 트랜지스터용 반도체 패턴(22N)에서 N형 박막 트랜지스터용 게이트 전극(42N)에 중첩되는 부분은 채널 영역(C)으로 정의되는데, 채널 영역(C)과 소스 영역(S)이 사이 및 채널 영역(C)과 드레인 영역(D) 사이에는 도편트가 도핑되지 않은 비도핑 영역(O)이 정의되어 있다.
다음, 도 5a 및 도 5b에 도시한 바와 같이, 감광막 패턴(PR)을 제거하여 N형 박막 트랜지스터용 게이트 전극(42N)을 노출시킨다.
이어, N형 박막 트랜지스터용 반도체 패턴(22N)에 N형 박막 트랜지스터용 게이트 전극(42N)을 마스크로 N형 도펀트를 저농도로 도핑하여 엘디디 영역(L)을 형성한다. 여기서, 엘디디 영역(L)은 언급한 비도핑 영역(O)에 N형 도펀트가 저농도로 도핑되어 형성된 것이다. 이 때, P형 박막 트랜지스터용 반도체 패턴(22P)의 소스 영역(S) 및 드레인 영역(D)에도 N형 도펀트가 도핑될 수 있으나, 이미 P형 도 펀트가 N형 도펀트보다 102∼102 배 이상의 농도로 도핑되어 있으므로 영향을 받지 않는다.
이 때, N형 도펀트를 저농도로 도핑하는 공정을 생략함으로써, N형 박막 트랜지스터용 반도체 패턴(22N)의 비도핑 영역(O)을 도핑하지 않을 수 있는데, 이 경우에는 N형 박막 트랜지스터는 오프셋 구조를 가지게 된다.
이어, 후속 공정을 진행하여 액정 표시 장치의 구동 회로부의 제조를 완료한다.
상술한 바와 같이, 본 발명에서는 액정 표시 장치의 구동 회로부의 배선 간 간격을 줄임으로써, 구동 회로부의 면적을 최소화할 수 있다.
Claims (4)
- 절연 기판 위에 제1도전형 및 제2도전형 박막 트랜지스터용 반도체 패턴을 각각 형성하는 단계,상기 각각의 반도체 패턴을 덮는 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 게이트 배선용 도전층을 증착하는 단계,상기 게이트 배선용 도전층을 패터닝하여 제1도전형 박막 트랜지스터용 반도체 패턴 위에 위치하는 제1도전형 박막 트랜지스터용 게이트 전극, 제2도전형 박막 트랜지스터용 반도체 패턴 전부에 중첩되는 제2도전형 게이트 전극용 도전체 패턴 및 배선을 형성하는 단계,상기 제1도전형 박막 트랜지스터용 게이트 전극을 마스크로 상기 제1도전형 박막 트랜지스터용 반도체 패턴에 제1도전형 도펀트를 도핑하는 단계,상기 제1도전형 박막 트랜지스터용 게이트 전극 및 상기 배선을 덮고 있고, 상기 제2도전형 박막 트랜지스터용 반도체 패턴의 일부를 덮는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 마스크로 상기 제2도전형 게이트 전극용 도전체 패턴을 과도식각하여 제2도전형 박막 트랜지스터용 게이트 전극을 형성하는 단계,상기 감광막 패턴을 마스크로 상기 제2도전형 박막 트랜지스터용 반도체 패턴에 제2도전형 도펀트를 도핑하는 단계상기 감광막 패턴을 제거하는 단계를 포함하는 액정 표시 장치의 구동 회로부를 제조하는 방법.
- 제1항에서,상기 감광막 패턴을 제거한 후, 상기 제2도전형 박막 트랜지스터용 반도체 패턴에 제2도전형 도펀트를 저농도로 도핑하는 단계를 더 포함하는 액정 표시 장치의 구동 회로부를 제조하는 방법.
- 제1항에서,상기 제1도전형 및 제2도전형 박막 트랜지스터용 게이트 전극은 동일한 폭을 가지도록 형성하는 액정 표시 장치의 구동 회로부를 제조하는 방법.
- 제1항에서,상기 제1도전형 및 제2도전형 박막 트랜지스터용 반도체 패턴은 다결정 규소로 형성하는 액정 표시 장치의 구동 회로부를 제조하는 방법.
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| KR20000038145A (ko) * | 1998-12-04 | 2000-07-05 | 윤종용 | 액정 표시 장치 및 그 제조 방법 |
-
2001
- 2001-08-28 KR KR1020010052115A patent/KR100767366B1/ko active IP Right Grant
Patent Citations (2)
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