KR20050042630A - 엘디디 구조를 갖는 엔모스 박막트랜지스터 - Google Patents
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Abstract
LDD 구조를 갖는 엔모스 박막트랜지스터를 제공한다. 상기 엔모스 박막트랜지스터는 소오스/드레인 영역들 및 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 갖는 반도체층을 구비하는 박막트랜지스터에 있어서, 상기 반도체층은 상기 소오스/드레인 영역들과 상기 채널 영역 사이에 개재되고, 활성화된 불순물의 농도가 5×1017/㎤ 이상인 저농도 불순물 영역들을 갖는다. 이로써, 적절한 드레인 전류값을 갖고 또한 핫 캐리어 효과가 억제된 박막트랜지스터를 얻을 수 있다.
Description
본 발명은 박막트랜지스터에 관한 것으로, 특히 엘디디 구조를 갖는 엔모스 박막트랜지스터에 관한 것이다.
유기전계발광표시장치와 같은 평판표시장치는 N×M개의 단위화소가 매트릭스 형태로 위치하는데, 상기 N×M 개의 단위화소들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix)방식으로 나뉘어진다. 상기 능동 매트릭스 방식에 있어서 단위화소영역에는 발광영역을 정의하는 화소전극과 상기 화소전극에 전류 또는 전압을 인가하기 위한 단위화소구동회로가 위치하는데, 상기 단위화소구동회로는 적어도 하나의 박막트랜지스터를 구비한다.
이러한 박막트랜지스터는 일반적으로 반도체층, 게이트 및 소오스/드레인 전극들을 구비하는데, 여기서 상기 반도체층은 소오스/드레인 영역들과 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 구비한다. 또한, 상기 반도체층은 다결정 실리콘(Poly Silicon) 또는 비정질 실리콘(Amorphous Silicon)으로 형성할 수 있으나, 상기 다결정 실리콘의 전자이동도가 비정질 실리콘의 그것보다 높아 현재는 다결정 실리콘을 주로 적용하고 있다.
그런데, 상기 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비하여 오프(off) 전류가 큰 단점이 있다. 이러한 다결정 실리콘 박막트랜지스터의 단점을 보완하기 위해, 다결정 실리콘 박막트랜지스터의 소오스/드레인 영역 즉, 고농도 불순물 영역(heavily doped region)과 채널 영역 사이에 저농도 불순물 영역(lightly doped region)을 형성하는 구조 즉, LDD(Lightly doped drain) 구조가 제안된 바 있다.
또한, 상기 저농도 불순물 영역을 형성하는 것은 쇼트 채널 효과(short channel effect; SCE)의 하나인 핫 캐리어 효과(hot carrier effect; HCE)를 억제하는데 효과적이다. 상기 핫 캐리어 효과는 박막트랜지스터의 채널 길이가 짧아짐에 따라 나타나는 현상으로 박막트랜지스터의 구동에 있어 상기 드레인 영역과 상기 채널 영역 사이에서 급격하게 증가된 전계에 의해 높은 에너지를 갖는 캐리어 즉, 핫 캐리어가 발생하는 현상을 말한다. 상기 핫 캐리어는 게이트 산화막으로 주입되어 상기 게이트 산화막을 손상시킬 뿐 아니라 상기 게이트 산화막에 트랩을 유발하여, 상기 박막트랜지스터를 열화시킨다. 따라서, 상기 채널 영역과 상기 소오스/드레인 영역 사이에 저농도 불순물 영역을 형성함으로써, 상기 급격한 전계의 증가를 막아 핫 캐리어의 발생을 방지하는 효과가 있다. 또한, 상기 저농도 불순물 영역에 있어서 활성화된 불순물의 농도를 낮출수록 상기 핫 캐리어 효과는 더욱 억제된다고 보여진다.
그러나, 상기 저농도 불순물 영역에 있어 활성화된 불순물의 농도를 낮추는 것은 상기 소오스 영역과 드레인 영역 사이에 기생 저항 즉, 기생 채널 저항을 높여 박막트랜지스터의 성능 즉, 구동 전류의 감소를 초래한다.
본 발명이 이루고자 하는 기술적 과제는 상기한 종래기술의 문제점을 해결하기 위한 것으로, 핫 캐리어 효과가 억제됨과 동시에 구동 전류의 감소가 크지 않은 LDD 구조를 갖는 박막트랜지스터를 제공하고자 한다.
상기 기술적 과제를 이루기 위하여 본 발명은 LDD 구조를 갖는 엔모스 박막트랜지스터를 제공한다. 상기 엔모스 박막트랜지스터는 소오스/드레인 영역들 및 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 갖는 반도체층을 포함하고, 상기 반도체층은 상기 소오스/드레인 영역들과 상기 채널 영역 사이에 개재되고, 활성화된 불순물의 농도가 5×1017/cm3 이상인 저농도 불순물 영역들을 갖는다.
상기 저농도 불순물 영역의 활성화된 불순물의 농도는 5×1018/cm3 이하인 것이 바람직하다. 더욱 바람직하게는 상기 저농도 불순물 영역의 활성화된 불순물의 농도는 5×1017/cm3이다. 또한, 상기 저농도 불순물 영역의 길이는 1 내지 2㎛인 것이 바람직하다.
더 나아가서, 상기 저농도 불순물 영역은 하기 수학식에 의해 환산된 면저항을 갖는 것을 특징으로 한다.
상기 식에서, 상기 Rs는 면저항(Ω/□)이고, 상기 q는 기본전하량(C)이고, 상기 μ는 전하이동도(cm2/Vsec)이고, 상기 n은 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도(/cm3)이고, 상기 t는 상기 반도체층의 두께(cm)이다.
상기 박막트랜지스터의 채널 영역의 길이는 10㎛이하인 것이 바람직하다. 또한, 상기 반도체층은 폴리실리콘으로 이루어진 것이 바람직하다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 및 도 1b은 본 발명의 실시예에 따른 LDD 구조를 갖는 엔모스 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이다.
도 1a을 참조하면, 절연기판(100) 상에 완충막(110)을 형성할 수 있다. 상기 완충막(110)은 상기 기판(100)으로부터 유출되는 불순물로부터 후속하는 공정에서 형성되는 박막트랜지스터를 보호하기 위한 층으로, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 완충막(110) 상에 반도체층(200)을 형성한다. 상기 반도체층(200)은 상기 완충막(110) 상에 비정질 실리콘층을 형성한 후, 상기 비정질 실리콘층을 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), MIC(Metal Induced Crystallization) 또는 MILC(Matal Induced Lateral Crystallization)법을 사용하여 결정화하고, 이를 패터닝한 다결정 실리콘층으로 형성하는 것이 바람직하다. 상기 반도체층(200) 상에 게이트 절연막(300)을 형성한다.
이어서, 상기 게이트 절연막(300) 상에 게이트(400)를 형성하고, 상기 게이트(400)를 마스크로 하여 상기 반도체층(200)에 제 1 불순물을 주입한다. 이로써, 상기 반도체층(200)에 있어서, 상기 게이트(400)의 하부영역을 제외한 영역에 불순물 영역들(220)이 형성되고, 상기 게이트(400) 하부영역은 채널영역(210)으로 확정된다. 상기 제 1 불순물은 1.5×1014/cm2 이상의 도즈로 주입하는 것이 바람직하다. 상기 제 1 불순물의 도즈는 후속하는 공정에서 적용되는 제 2 불순물의 도즈에 비해 낮아야 하는데, 이는 LDD구조의 정의를 고려하면 당연한 것이다. 더욱 바람직하게는 상기 제 1 불순물은 1.5×1014/cm2 내지 1.5×1015/cm2의 도즈로 주입한다. 더더욱 바람직하게는 상기 제 1 불순물은 1.5×1014/cm2의 도즈로 주입한다. 또한, 상기 채널영역(210)의 길이는 10㎛이하인 것이 바람직하다.
도 1b를 참조하면, 상기 게이트(400) 및 상기 게이트(400)에 인접한 게이트 절연막(300)의 일부분을 덮는 포토레지스트 패턴(520)을 형성한다. 상기 포토레지스트 패턴(520)을 마스크로 하여 상기 반도체층(200)에 제 2 불순물을 주입한다. 상기 제 2 불순물은 1.5×1015/cm2 내지 1.0×1016/cm2의 도즈로 주입하는 것이 바람직하다. 이로써, 상기 반도체층(200)에는 고농도 불순물 영역 즉, 소오스/드레인 영역(220a)이 형성된다. 또한, 상기 제 1 불순물은 주입되었으나, 상기 제 2 불순물은 상기 포토레지스트 패턴(520)으로 마스킹되어 주입되지 않은 영역은 저농도 불순물 영역 즉, LDD 영역(220b)이 된다. 상기 저농도 불순물 영역(220b)의 길이는 1 내지 2㎛인 것이 바람직하다. 상기 제 1 및 제 2 불순물을 주입하는 것은 이온 샤워링법(Ion Showering Method) 또는 이온 임플란테이션법(Ion Implantation Method)을 사용하여 실시할 수 있다. 그러나, 상기 이온 샤워링법은 상기 이온 임플란테이션법에 비해 저온에서 실시가능하므로, 바람직하게는 상기 이온 샤워링법을 사용한다. 상기 제 1 및 제 2 불순물은 P(phosphorus) 또는 As(arsenic)일 수 있다.
이어서, 상기 불순물 영역들(220a, 220b)이 형성된 반도체층(200)을 포함하는 기판(100) 상에 패시베이션 절연막(미도시)을 형성한 후, 상기 패시베이션 절연막이 형성된 기판(100)을 열처리함으로써 상기 불순물들을 활성화시킨다. 상기 열처리는 400℃ 내지 500℃ 의 온도에서 약 2 시간정도 실시하는 것이 바람직하다.
이로써, 상기 제 1 불순물을 1.5×1014/cm2 이상의 도즈로 주입하는 경우, 상기 저농도 불순물 영역들(220b) 내의 활성화된 불순물의 농도는 5×1017/cm3 이상이 될 수 있다. 또한, 상기 제 1 불순물은 1.5×1014/cm2 내지 1.5×1015/cm
2의 도즈로 주입하는 경우는 상기 저농도 불순물 영역들(220b) 내의 활성화된 불순물의 농도는 5×1017/cm3 내지 5×1018/cm3 일 수 있다. 더 나아가서, 상기 제 1 불순물은 1.5×1014/cm2의 도즈로 주입하는 경우는 저농도 불순물 영역들(220b) 내의 활성화된 불순물의 농도는 5×1017/cm3이 될 수 있다. 그러나, 상기 공정조건들 예를 들어, 열처리조건의 변화가 있는 경우, 상기 저농도 불순물 영역들(220b) 내의 활성화된 불순물의 농도를 조절하기 위해 상기 제 1 불순물의 주입도즈는 변경될 수 있다.
또한, 상기 저농도 불순물 영역은 하기 수학식에 의해 환산된 면저항을 가질 수 있다.
<수학식 1>
Rs=1/(q×μ×n×t)
상기 식에서, 상기 Rs는 면저항(Ω/□)이고, 상기 q는 기본전하량(C)이고, 상기 μ는 전하이동도(cm2/Vsec)이고, 상기 n은 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도(/cm3)이고, 상기 t는 상기 반도체층의 두께(cm)이다.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다.
<비교예>
절연기판 상에 다결정실리콘으로 이루어진 반도체층을 형성하고, 상기 반도체층 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트 전극을 형성하였다. 상기 게이트 전극을 마스크로 하여 상기 반도체층에 제 1 불순물로서 P(phosphorus)를 이온 샤워링법을 사용하여 3×1013/cm2의 도즈로 주입하였다. 이로써, 상기 제 1 불순물이 주입되지 않은 상기 게이트 전극 하부의 반도체층은 채널 영역으로 한정되었다. 이어서, 상기 게이트 전극 및 상기 게이트 전극에 인접한 게이트 절연막의 일부분을 덮는 포토레지스트 패턴을 형성하였다. 상기 포토레지스트 패턴을 마스크로 하고, 제 2 불순물로서 P를 이온 샤워링법을 사용하여 5×1015/cm2의 도즈로 주입함으로써, 상기 반도체층에 소오스/드레인 영역들을 형성하였다. 이와 동시에, 상기 소오스/드레인 영역들과 상기 채널 영역 사이에 개재된 저농도 불순물 영역들이 확정되었다. 이어서, 상기 기판 전면에 패시베이션 절연막을 형성하고, 상기 패시베이션 절연막이 형성된 기판을 450℃에서 2시간 열처리하였다. 이로써, 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도는 1×1017/cm3이 되도록 하였다.
<실험예 1>
상기 제 1 불순물로서 P를 1.5×1014/cm2의 도즈로 주입한 것을 제외하고는 실험예 1과 동일한 방법으로 시료를 제작하였다. 이로써, 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도는 5×1017/cm3이 되도록 하였다.
<실험예 2>
상기 제 1 불순물로서 P를 3×1014/cm2의 도즈로 주입한 것을 제외하고는 실험예 1과 동일한 방법으로 시료를 제작하였다. 이로써, 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도는 1×1018/cm3이 되도록 하였다.
<실험예 3>
상기 제 1 불순물로서 P를 1.5×1015/cm2의 도즈로 주입한 것을 제외하고는 실험예 1과 동일한 방법으로 시료를 제작하였다. 이로써, 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도는 5×1018/cm3이 되도록 하였다.
<실험예 4>
상기 제 1 불순물로서 P를 3×1015/cm2의 도즈로 주입한 것을 제외하고는 실험예 1과 동일한 방법으로 시료를 제작하였다. 이로써, 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도는 1×1019/cm3이 되도록 하였다.
상기 비교예 및 상기 실험예 1 내지 4에 따른 박막트랜지스터의 게이트 전압(Vg; V)의 변화에 따른 드레인 전류값(Ids; A)의 변화를 선형자(linear scale) 및 로그자(logarithmic scale)를 사용하여 도 2a 및 도 2b에 각각 나타내었다.
도 2a 및 도 2b를 참조하면, 저농도 불순물 영역에서 활성화된 불순물의 농도가 1×1017/cm3에서 5×1017/cm3으로 변하면서 드레인 전류값이 급격하게 증가하는 것을 알 수 있다. 따라서, 적절한 드레인 전류값을 얻기 위해서는 저농도 불순물 영역에서의 활성화된 불순물의 농도는 5×1017/cm3이상인 것이 바람직하다. 그러나, 상기 저농도 불순물 영역에서의 활성화된 불순물 농도가 높을수록 핫 캐리어 효과에 의한 소자의 열화가 심해지므로, 상기 활성화된 불순물의 농도는 드레인 전류값의 증가가 포화가 시작되는 점인 5×1018/cm3이하인 것이 바람직하다. 더욱 바람직하게는 상기 활성화된 불순물의 농도는 적절한 드레인 전류값을 갖을 뿐 아니라, 핫 캐리어 효과가 억제될 수 있는 5×1017/cm3이다.
상술한 바와 같이 본 발명에 따르면, 저농도 불순물 영역에 있어 최적화된 활성화된 불순물 농도를 제공함으로써, 적절한 드레인 전류값을 갖고 또한 핫 캐리어 효과가 억제된 박막트랜지스터를 얻을 수 있다.
도 1a 및 도 1b은 본 발명의 실시예에 따른 LDD 구조를 갖는 엔모스 박막트랜지스터 및 그의 제조방법을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 비교예 및 실험예 1 내지 4에 따른 박막트랜지스터의 게이트 전압의 변화에 따른 드레인 전류값의 변화를 각각 로그자 및 선형자로 나타낸 그래프이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 절연기판 200 : 반도체층
220a : 소오스/드레인 영역 220b : 저농도 불순물 영역
Claims (7)
- 소오스/드레인 영역들 및 상기 소오스/드레인 영역들 사이에 개재된 채널 영역을 갖는 반도체층을 포함하는 박막트랜지스터에 있어서,상기 반도체층은 상기 소오스/드레인 영역들과 상기 채널 영역 사이에 개재되고, 활성화된 불순물의 농도가 5×1017/cm3 이상인 저농도 불순물 영역들을 갖는 것을 특징으로 하는 엔모스 박막트랜지스터.
- 제 1 항에 있어서,상기 저농도 불순물 영역의 활성화된 불순물의 농도는 5×1018/cm3 이하인 것을 특징으로 하는 엔모스 박막트랜지스터.
- 제 1 항에 있어서,상기 저농도 불순물 영역의 활성화된 불순물의 농도는 5×1017/cm3인 것을 특징으로 하는 엔모스 박막트랜지스터.
- 제 1 항에 있어서,상기 저농도 불순물 영역의 길이는 1 내지 2㎛인 것을 특징으로 하는 엔모스 박막트랜지스터.
- 제 1 항에 있어서,상기 박막트랜지스터의 채널 영역의 길이는 10㎛이하인 것을 특징으로 하는 엔모스 박막트랜지스터.
- 제 1 항에 있어서,상기 반도체층은 폴리실리콘으로 이루어진 것을 특징으로 하는 엔모스 박막트랜지스터.
- 제 1 항에 있어서,상기 저농도 불순물 영역은 하기 수학식에 의해 환산된 면저항을 갖는 것을 특징으로 하는 엔모스 박막트랜지스터.<수학식 1>Rs=1/(q×μ×n×t)상기 식에서, 상기 Rs는 면저항(Ω/□)이고, 상기 q는 기본전하량(C)이고, 상기 μ는 전하이동도(cm2/Vsec)이고, 상기 n은 상기 저농도 불순물 영역에서의 활성화된 불순물의 농도(/cm3)이고, 상기 t는 상기 반도체층의 두께(cm)이다.
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|---|---|---|---|
| KR1020030077421A KR20050042630A (ko) | 2003-11-03 | 2003-11-03 | 엘디디 구조를 갖는 엔모스 박막트랜지스터 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020030077421A KR20050042630A (ko) | 2003-11-03 | 2003-11-03 | 엘디디 구조를 갖는 엔모스 박막트랜지스터 |
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|---|---|
| KR20050042630A true KR20050042630A (ko) | 2005-05-10 |
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ID=37243572
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| KR1020030077421A KR20050042630A (ko) | 2003-11-03 | 2003-11-03 | 엘디디 구조를 갖는 엔모스 박막트랜지스터 |
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| KR (1) | KR20050042630A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100623248B1 (ko) * | 2004-02-17 | 2006-09-18 | 삼성에스디아이 주식회사 | Ｌｄｄ 영역을 포함하는 ｐｍｏｓ 박막트랜지스터 및 이의제조방법 |
| KR100770268B1 (ko) * | 2006-05-18 | 2007-10-25 | 삼성에스디아이 주식회사 | 박막트랜지스터의 제조방법 |
| US7795082B2 (en) | 2006-05-18 | 2010-09-14 | Samsung Mobile Display Co., Ltd. | Method of fabricating thin film transistor |
-
2003
- 2003-11-03 KR KR1020030077421A patent/KR20050042630A/ko active Search and Examination
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